Berita

Pembaca yang akrab dengan TSMC harus tahu bahwa raksasa pengecoran ini telah menggabungkan produk kemasan 2.5D dan 3D di bawah satu merek - "Kain 3D".Seperti yang mereka harapkan, pelanggan masa depan akan mengejar kedua opsi untuk menyediakan integrasi fungsi tingkat sistem yang padat dan heterogen—misalnya, perakitan vertikal 3D "front-end" yang dikombinasikan dengan integrasi 2.5D "back-end".

Secara teknis, integrasi 2.5D SoC dengan tumpukan HBM memori bandwidth tinggi "3D" sudah merupakan produk gabungan.Seperti yang ditunjukkan di atas, TSMC membayangkan kombinasi topologi yang lebih kaya di masa depan, menggabungkan SoIC 3D dengan 2.5D CoWoS/InFO sebagai bagian dari desain sistem heterogen yang sangat kompleks.
Seperti halnya demonstrasi teknologi proses di bengkel, pembaruan teknologi pengemasan sangat sederhana - ini menunjukkan keberhasilan peta jalannya dan hanya perlu dilanjutkan untuk dieksekusi, ada beberapa area spesifik yang mewakili arah baru yang akan kami soroti di bawah ini.
Catatan khusus adalah investasi TSMC dalam fasilitas integrasi sistem canggih yang akan mendukung produk Fabric 3D, menyediakan perakitan penuh dan kemampuan manufaktur pengujian.Menurut TSMC, pabrik pengemasan canggih Fabric 3D otomatis pertama di dunia di Zhunan diharapkan mulai berproduksi pada paruh kedua tahun ini.
Mengapa Fokus pada Kemasan Canggih
Dalam pemahaman yang konsisten setiap orang, TSMC sebenarnya terlibat dalam bisnis pengecoran.Namun memasuki abad baru, apakah itu TSMC, Samsung atau bahkan Intel, semua mengambil kemasan canggih sebagai fokus utama pekerjaan perusahaan.dalam hasil.
Seperti dilansir semiwiki, Hukum Moore tidak lagi hemat biaya untuk banyak aplikasi lain, terutama untuk mengintegrasikan fungsi yang heterogen, seperti modul Multi-chip (MCM) dan Sistem dalam Paket SiP, dll. Teknologi "Moore than Moore" telah muncul sebagai alternatif untuk mengintegrasikan banyak logika dan memori, analog, MEMS, dll. ke dalam solusi (subsistem).Namun, metode ini masih sangat spesifik untuk klien dan membutuhkan banyak waktu dan biaya pengembangan.
Melihat sejarah perkembangan chip, sebenarnya konsep pengemasan yang canggih telah ada selama beberapa dekade.Berkompromi dengan merakit chip yang berbeda dan canggih dalam satu paket adalah salah satu cara untuk memajukan desain chip.Hari ini, konsep ini kadang-kadang disebut sebagai integrasi heterogen.Meskipun demikian, karena alasan biaya, pengemasan canggih terutama digunakan dalam aplikasi berorientasi ceruk kelas atas.
Tapi itu mungkin akan segera berubah.Karena penskalaan IC adalah cara tradisional untuk memajukan desain, ia mengecilkan fungsi chip yang berbeda di setiap node dan mengemasnya ke dalam chip monolitik.Namun, penskalaan IC menjadi terlalu mahal bagi banyak orang, dan manfaat per node semakin berkurang.
Sementara penskalaan tetap menjadi pilihan untuk desain baru, industri mencari alternatif, termasuk pengemasan tingkat lanjut.Apa yang berubah adalah bahwa industri sedang mengembangkan jenis kemasan baru yang canggih atau memperluas teknologi yang sudah ada.
Motivasi di balik pengemasan canggih tetap sama.Daripada menjejalkan semua fungsi chip ke dalam chip yang sama, pisahkan dan integrasikan ke dalam satu paket.Hal ini dikatakan untuk mengurangi biaya dan memberikan hasil yang lebih baik.Tujuan lain adalah untuk menjaga chip tetap dekat satu sama lain.Banyak paket lanjutan membawa memori lebih dekat ke prosesor, memungkinkan akses lebih cepat ke data dengan latensi lebih rendah.
Kedengarannya sederhana, tetapi di sini ada beberapa tantangan.Juga, tidak ada satu jenis paket yang memenuhi semua kebutuhan.Pada kenyataannya, pelanggan chip menghadapi berbagai macam pilihan.Diantaranya: Fan-Out (die dan komponen terintegrasi dalam kemasan tingkat wafer), 2.5D/3D (chip ditempatkan berdampingan atau di atas satu sama lain dalam satu paket) dan 3D-IC: (memori susun di atas memori, susun logika atau logika susun logika) menjadi tiga pilihan umum.
Selain itu, industri juga mengejar konsep yang disebut Chiplets, yang mendukung teknologi 2.5D/3D.Idenya adalah Anda memiliki pilihan chip atau chiplet modular di perpustakaan.Mereka kemudian diintegrasikan ke dalam sebuah paket dan dihubungkan menggunakan skema interkoneksi die-to-die.
Di sisi TSMC, untuk memenuhi permintaan pasar akan solusi pengemasan IC multi-chip baru, mereka juga bekerja sama dengan mitra OIP mereka untuk mengembangkan teknologi pengemasan IC canggih guna memberikan solusi ekonomis untuk integrasi di luar Hukum Moore.
Pada tahun 2012, TSMC, bersama dengan Xilinx, memperkenalkan FPGA terbesar pada saat itu, yang terdiri dari empat chip FPGA 28 nm identik yang dipasang berdampingan pada interposer silikon.Mereka juga mengembangkan through-silicon vias (TSVs), microbumps, dan re-distribution-layers (RDLs) untuk menghubungkan blok bangunan ini.Berdasarkan konstruksinya, TSMC menamai solusi pengemasan sirkuit terpadu CoWoS (Chip-on-Wafer-on-Substrate).Teknologi pengemasan berbasis blok dan berkemampuan EDA ini telah menjadi standar industri de facto untuk desain berkinerja tinggi dan berdaya tinggi.
TSMC mengumumkan teknologi InFO (Teknologi FanOut Terintegrasi) pada tahun 2017. Teknologi ini menggunakan film poliamida untuk menggantikan interposer silikon di CoWoS, sehingga mengurangi biaya unit dan tinggi paket, keduanya kriteria penting untuk keberhasilan aplikasi seluler.TSMC telah mengirimkan banyak desain InFO untuk smartphone.
TSMC memperkenalkan teknologi system-on-a-chip (SoIC) pada tahun 2019. Dengan peralatan front-end (fab), TSMC dapat disejajarkan dengan sangat tepat dan kemudian desain ikatan kompresi menggunakan banyak bantalan tembaga pitch sempit untuk lebih meminimalkan faktor bentuk, interkoneksi kapasitansi dan daya.
Kedua teknologi ini secara bertahap berkembang menjadi Kain 3D saat ini.
Pembaruan Terbaru untuk 2022
Seperti yang ditunjukkan di atas, menurut rencana TSMC, teknologi pengemasan mereka sekarang memiliki 2.5D dan 3D.Mari kita lihat 2.5D mereka.Menurut laporan, TSMC sekarang memiliki dua jenis teknologi pengemasan 2.5D - "chip-on-wafer-on-substrate" (CoWoS: chip-on-wafer-on-substrate) dan "fanout terintegrasi" (InFO: fanout terintegrasi) .(Perhatikan bahwa pada gambar di atas, beberapa produk InFO direpresentasikan sebagai "2D" oleh TSMC.)
Langkah kunci untuk kedua teknologi ini adalah perluasan berkelanjutan dari ukuran paket maksimum untuk mengintegrasikan lebih banyak cetakan (dan tumpukan HBM).Misalnya, membuat lapisan interkoneksi pada interposer silikon (CoWoS-S) memerlukan "penjahitan" beberapa eksposur litografis—tujuannya adalah untuk meningkatkan ukuran interposer dengan kelipatan dari ukuran reticle maksimum.
Melihat pertama di CoWoS, TSMC CoWoS telah diperluas untuk menawarkan tiga teknologi interposer yang berbeda (“wafer” dalam CoWoS), menurut laporan:
1. CoWoS-S: Menurut TSMC, dalam mode pengemasan ini, interposer silikon digunakan, berdasarkan litografi silikon yang ada dan pemrosesan lapisan redistribusi
️ Mulai produksi massal sejak 2012, sejauh ini lebih dari 100 produk telah dipasok ke lebih dari 20 pelanggan
️ Interposer mengintegrasikan kapasitor "parit" yang tertanam
️ 3x ukuran reticle maksimum dalam pengembangan – mendukung konfigurasi desain dengan 2 SoC besar dan 8 tumpukan memori HBM3, dan eDTC1100 (1100nF/mm**2)
2. CoWoS-R: Dalam mode pengemasan ini, interposer organik digunakan untuk mengurangi biaya
️ Hingga 6 lapisan redistribusi interkoneksi, 2um/2um L/S
️ Ukuran topeng 4x, mendukung satu tumpukan SoC dan 2 tumpukan HBM2 dalam paket 55mmX55mm;2.1X ukuran topeng sedang dalam pengembangan, 2 SoC dan 2HBM2 dalam paket 85mmX85mm
3. CoWoS-L: Menggunakan "jembatan" silikon kecil yang dimasukkan ke dalam interposer organik untuk interkoneksi kepadatan tinggi antara tepi die yang berdekatan (pitch 0.4um/0.4um L/S)
️ Ukuran reticle 2X mendukung 2 SoC 2023 dengan 6 tumpukan HBM2);
️ 4X ukuran reticle dalam pengembangan untuk mendukung 12 tumpukan HBM3 (2024)
TSMC menekankan bahwa mereka bekerja dengan grup standar HBM pada konfigurasi fisik yang diperlukan untuk interkoneksi HBM3 untuk implementasi CoWoS.(Untuk definisi tumpukan, standar HBM3 tampaknya telah mengidentifikasi hal berikut: kapasitas 4GB (4 8Gb mati) hingga 64GB (16 32Gb mati); antarmuka pensinyalan 1024-bit; bandwidth hingga 819GBps.) Konfigurasi CoWoS yang akan datang ini memiliki Beberapa tumpukan HBM3 akan memberikan kapasitas memori dan bandwidth yang besar.
Selain itu, untuk mengantisipasi konsumsi daya yang lebih tinggi dalam desain CoWoS yang akan datang, TSMC sedang menyelidiki solusi pendinginan yang sesuai, termasuk peningkatan bahan antarmuka termal (TIM) antara chip dan paket, dan transisi dari pendinginan udara ke pendinginan imersi.
Setelah memperkenalkan CoWoS, mari kita lihat teknologi pengemasan InFO-nya.
Dipahami bahwa teknik pengemasan ini merangkum cetakan dalam "wafer" epoksi setelah orientasi akurat (menghadap ke bawah) pada pembawa sementara.Lapisan interkoneksi redistribusi ditambahkan ke permukaan wafer yang direkonstruksi.Paket benjolan kemudian terhubung langsung ke lapisan redistribusi.
Menurut TSMC, paket perusahaan memiliki beberapa topologi InFO_PoP, InFO_oS dan InFO_B.
Seperti yang ditunjukkan pada gambar di bawah, InFO_PoP mewakili konfigurasi paket-pada-paket, dengan fokus pada integrasi paket DRAM dengan chip logika yang mendasarinya.Benjolan di bagian atas DRAM menggunakan InFO vias (TIVs) untuk mencapai lapisan redistribusi.

TSMC mengatakan bahwa InFO_PoP terutama digunakan untuk platform seluler, dan sejak wawancara pada tahun 2016, pengiriman chip dalam paket ini telah melampaui 1,2 miliar.Menurut TSMC, dalam mode InFO_PoP saat ini, paket DRAM-nya adalah desain khusus, sehingga hanya dapat diproduksi di TSMC.Untuk tujuan ini, TSMC sedang mengembangkan topologi InFO_B alternatif yang menambahkan paket DRAM (LPDDR) yang ada di atasnya dan memungkinkan produsen kontrak eksternal untuk menyediakan perakitan.
InFO_oS (on-substrate) dapat merangkum beberapa die, dan lapisan redistribusi dan microbump-nya terhubung ke substrat melalui TSV.
Ini adalah teknologi yang telah diproduksi selama lebih dari 5 tahun dan difokuskan pada pelanggan HPC.Dari detail teknis, paket memiliki 5 lapisan RDL pada substrat dengan 2um/2um L/S.Hal ini memungkinkan substrat untuk mencapai ukuran paket yang lebih besar, saat ini 110mm X 110mm.Menurut TSMC, perusahaan akan berencana untuk menyediakan ukuran yang lebih besar di masa depan - 130um C4 bump pitch
Sedangkan untuk InFO_M, merupakan pengganti InFO_oS dengan multiple package dies dan redistribusi layer tanpa tambahan substrat + TSV (mampu paket < 500mm² dan akan diproduksi pada 2H2022).
Setelah memperkenalkan kemasan 2.5D TSMC, kami memasuki dunia kemasan 3D mereka.Diantaranya adalah teknologi paket-pada-paket 3D yang disebut InFO-3D, yang menggunakan chip microbumped yang terintegrasi secara vertikal dengan lapisan redistribusi dan TIV, dengan fokus pada platform seluler.

Seperti yang ditunjukkan, TSMC juga memiliki rangkaian paket topologi 3D vertikal-die-stacked yang lebih maju yang dikenal sebagai "system on integrated chips" (SoICs).Ini menggunakan ikatan tembaga langsung antara cetakan untuk mendapatkan nada yang sangat baik.
Menurut TSMC, perusahaan memiliki dua produk SoIC - "wafer-on-wafer" (WOW) dan "chip-on-wafer" (COW).Topologi WOW mengintegrasikan die SoC yang kompleks pada wafer, menyediakan struktur deep trench capasitor (DTC) untuk decoupling yang optimal.Topologi COW yang lebih umum menumpuk beberapa SoC mati.
Teknologi proses yang cocok untuk perakitan SoIC ditunjukkan pada tabel di bawah ini.

Menurut TSMC, dukungan desain 3DFabric perusahaan juga mencakup 3Dblox.Seperti yang ditunjukkan di sudut kanan atas gambar Fabric 3D di atas, TSMC membayangkan implementasi desain sistem-dalam-paket yang kompleks yang menggabungkan teknologi 3D SoIC dan 2.5D.

Seperti disebutkan di atas, aliran desain ini sangat kompleks dan memerlukan aliran analisis termal, waktu, dan SI/PI tingkat lanjut (yang juga dapat menangani volume data model).Untuk mendukung pengembangan desain tingkat sistem ini, TSMC telah berkolaborasi dengan pemasok EDA dalam tiga inisiatif alur desain utama:
Yang pertama meliputi penggunaan metode berbutir kasar ditambah berbutir halus untuk analisis termal yang lebih baik.

Kedua, raksasa TSMC dan EDA juga berkolaborasi dalam analisis waktu statis hierarkis.Biarkan satu dadu diwakili oleh model abstrak untuk mengurangi kompleksitas analisis data multi-sudut.

Akhirnya, TSMC dan raksasa EDA juga bekerja sama dengan gadis konyol desain partisi front-end.2 Untuk membantu mempercepat divisi desain front-end dari sistem yang kompleks, TSMC juga telah mengimplementasikan program yang disebut "3Dblox."

Menurut TSMC, tujuan dari rencana perusahaan adalah untuk memecah seluruh sistem pengemasan fisik menjadi komponen modular dan kemudian mengintegrasikannya.Seperti yang ditunjukkan, kategori modul program adalah: bumps/bonds, vias, caps, interposer dan die.
Dengan program ini, modul-modul ini akan diintegrasikan ke dalam teknologi pengemasan SoIC, CoWoS atau InFO.
Catatan khusus adalah bahwa TSMC sedang berupaya mengaktifkan desain Fabric 3D untuk menggunakan berbagai alat EDA - yaitu, menggunakan satu alat vendor EDA untuk menyelesaikan desain fisik dan (berpotensi) menggunakan produk vendor EDA yang berbeda untuk mendukung Analisis Waktu, Sinyal Analisis Integritas/Integritas Daya, Analisis Termal.
3Dblox tampaknya telah membawa konsep "aliran referensi" untuk SoC ke tingkat berikutnya, dengan TSMC mendorong interoperabilitas antara model dan format data vendor EDA.Kemampuan aliran keseluruhan 3Dblox akan tersedia pada Q3 2022. (Langkah awal—yaitu, perutean otomatis sinyal redistribusi pada InFO—akan menjadi fitur pertama yang dirilis.)
Jelas, karena pertumbuhan yang diharapkan dalam konfigurasi 2.5D dan 3D, TSMC banyak berinvestasi dalam pengembangan teknologi pengemasan canggih dan (terutama) fasilitas manufaktur baru.Transisi dari tumpukan memori HBM2/2e ke HBM3 akan membawa manfaat kinerja yang cukup besar untuk desain sistem yang menggunakan teknologi CoWoS 2.5.Pelanggan platform seluler akan memperluas keragaman desain multi-chip InFO.Adopsi desain 3DFabric yang kompleks yang menggabungkan teknologi 3D dan 2.5D tidak diragukan lagi akan meningkat juga, memanfaatkan upaya TSMC untuk "memodulasi" elemen desain untuk mempercepat partisi sistem, dan upaya mereka untuk memungkinkan penggunaan berbagai alat/alur EDA..
Dasar-dasar Teknologi Pengemasan
Menurut definisi TSMC, teknologi penumpukan chip front-end seperti CoW (chip-on-wafer) dan WoW (wafer-on-wafer) secara kolektif disebut sebagai "SoIC", yaitu Sistem Chip Terintegrasi.Tujuan dari teknologi ini adalah untuk menumpuk chip silikon bersama-sama tanpa menggunakan "benjolan" yang terlihat pada opsi integrasi back-end.Di sini, desain SoIC sebenarnya menciptakan antarmuka ikatan sehingga silikon dapat ditempatkan di atas silikon seolah-olah itu adalah sepotong silikon.
Menurut pengenalan resmi TSMC, platform layanan SoIC perusahaan menyediakan teknologi susun antar-chip 3D front-end yang inovatif untuk reintegrasi chip kecil yang dibagi dari system-on-chip (SoC).Chip terintegrasi terakhir mengungguli SoC asli dalam hal kinerja sistem.Ini juga memberikan fleksibilitas untuk mengintegrasikan fungsi sistem lainnya.TSMC mencatat bahwa platform layanan SoIC menjawab kebutuhan komputasi, bandwidth, dan latensi yang terus meningkat dalam aplikasi cloud, jaringan, dan edge.Ini mendukung skema CoW dan WoW, yang memberikan fleksibilitas desain yang sangat baik saat mencampur dan mencocokkan fungsi chip, ukuran, dan node teknologi yang berbeda.
Secara khusus, teknologi SoIC TSMC adalah metode yang sangat kuat untuk menumpuk banyak cetakan menjadi "blok bangunan 3D" (alias "Chiplet 3D").
Saat ini, SoIC mampu melakukan sekitar 10.000 interkoneksi per milimeter persegi ruang antara chip yang ditumpuk secara vertikal.Tetapi pandangannya adalah bahwa ini sedang mengembangkan pekerjaan menuju 1 juta interkoneksi per milimeter persegi.Penggemar 3D-IC telah mencari metode pengemasan IC yang memungkinkan interkoneksi yang baik, semakin mengurangi faktor bentuk, menghilangkan batasan bandwidth, menyederhanakan manajemen termal dalam tumpukan mati, dan mengintegrasikan sistem besar yang sangat paralel ke dalamnya.
Menurut TSMC, salah satu keunggulan SoIC adalah kinerja termalnya.Namun, kelemahan dari teknologi SoIC ini adalah bahwa desain yang ditumpuk harus dirancang bersama satu sama lain.Namun teknologi microbupping seperti EMIB bekerja dengan cara yang secara teknis dapat menghubungkan serangkaian chip bersama-sama.Dengan teknologi SoIC seperti COW dan WOWO, desainnya sudah diperbaiki dari awal.
Namun, TSMC ingin meningkatkan kemampuan penumpukan chip SoIC-nya.Menurut perencanaan TSMC, ini adalah teknologi kunci untuk integrasi berorientasi masa depan mereka, yang melampaui implementasi interposer atau penumpukan chip di masa lalu, karena memungkinkan chip silikon untuk ditumpuk tanpa menggunakan mikro-benjolan, tetapi secara langsung Lapisan logam dari silikon disejajarkan dan diikat ke chip silikon.
Solusi lain yang relatif sederhana dalam pengemasan adalah menghubungkan dua chip silikon dalam satu paket.Biasanya, ini dilakukan dengan dua wafer silikon berdampingan, dengan banyak koneksi.Yang paling akrab bagi kebanyakan orang adalah metode interposer, yang menempatkan sepotong besar silikon di bawah semua cetakan yang saling berhubungan, dan merupakan metode perutean yang lebih cepat daripada sekadar meletakkan jejak melalui paket PCB.
Demikian pula, pendekatan lain adalah menyematkan interposer di PCB hanya untuk menghubungkan satu die tertentu ke yang lain (inilah yang disebut Intel sebagai Embedded Multi-Die Interconnect Bridge atau EMIB).
Yang ketiga adalah susun vertikal die-to-die langsung, namun, karena penggunaan microbump antara dua wafer silikon, ini berbeda dari implementasi SoIC yang disebutkan di atas - SoIC menggunakan bonding.Hampir semua implementasi dalam produk TSMC pada paruh kedua tahun ini didasarkan pada microbumps, karena ini memungkinkan pencampuran dan pencocokan skenario yang lebih baik antara chip yang berbeda setelah setiap chip dibuat, tetapi tidak mendapatkan kepadatan yang ditawarkan SoIC atau keunggulan daya .
Itulah mengapa disebut enkapsulasi lanjutan "pasca-segmen".Beginilah cara GPU dengan kemampuan HBM diimplementasikan.
Banyak GPU berkemampuan HBM memiliki satu GPU mati, beberapa HBM mati, semuanya ditempatkan di atas interposer.GPU dan HBM dibuat oleh perusahaan yang berbeda (dan bahkan HBM yang berbeda dapat digunakan), dan interposer silikon dapat dibuat di tempat lain.Interposer silikon ini dapat pasif (tidak mengandung logika, hanya perutean mati-ke-mati) atau aktif, dan dapat dirancang untuk interkoneksi jaringan yang lebih baik antar chip jika diinginkan, Meskipun ini berarti interposer mengkonsumsi daya.
Strategi interposer seperti GPU TSMC telah disebut CoWoS (chip-on-wafer-on-substrate) di masa lalu.Sebagai bagian dari 3DFabric, CoWoS kini memiliki tiga varian, dibagi berdasarkan implementasi:

Standar yang dikenal semua orang disebut CoWoS-S, di mana S adalah singkatan dari Silicon Interposer.Keterbatasan CoWoS-S adalah ukuran interposer, penghentian biasanya didasarkan pada proses fabrikasi 65nm atau serupa.Karena interposer adalah wafer silikon monolitik, mereka harus dibuat dengan cara yang sama, dan saat kita memasuki era chiplet, pelanggan menuntut interposer yang lebih besar dan lebih besar, yang berarti TSMC harus dapat memproduksinya (dan memberikan hasil yang tinggi).
Chip tradisional dibatasi oleh ukuran reticle, batasan mendasar di dalam mesin, ukuran satu lapisan yang dapat "dicetak" pada satu instance.Untuk mengaktifkan produk berukuran reticle, TSMC telah mengembangkan teknologi interposer berukuran multi-reticle untuk membuat produk ini lebih besar.Berdasarkan peta jalan TSMC sendiri, kami berharap implementasi CoWoS pada tahun 2023 menjadi sekitar empat kali lebih besar dari reticle, memungkinkan lebih dari 3000mm2 silikon logika aktif per produk.
Paket InFO memungkinkan chip untuk "mengembang" untuk menambahkan koneksi tambahan di luar denah lantai SoC standar.Ini berarti bahwa meskipun area logika chip bisa kecil, chip lebih besar dari sirkuit logika untuk mengakomodasi semua koneksi pin-out yang diperlukan.TSMC telah menawarkan InFO selama bertahun-tahun, tetapi dengan dukungan 3DFabric, sekarang akan menawarkan berbagai jenis InFO terkait dengan konektivitas dalam paket.
Teknologi pengemasan TMSC juga dapat digabungkan dalam produk yang sama.Dengan menerapkan kemasan front-end (SoIC) dan back-end (InFO), kategori produk baru dapat dibuat.Perusahaan membuat mockup seperti ini:

Di muka itu, TSMC akan menawarkan pelanggan lebih banyak pilihan kemasan di tahun-tahun mendatang.Pesaing utama mereka di bidang ini tampaknya adalah Intel, yang telah mampu menerapkan teknologi EMIB dan Foveros di beberapa produk saat ini dan beberapa produk yang akan datang.TSMC akan mendapat manfaat dari bekerja dengan lebih banyak proyek dan pelanggan.