Mengirim pesan

Berita

November 13, 2020

Paket Lanjutan Berikutnya (perakitan IC)

HOREXS adalah salah satu produsen PCB substrat substrat yang terkenal di CHINA, Hampir sebagian besar PCB digunakan untuk paket / pengujian IC, perakitan IC.

Rumah pengemasan sedang mempersiapkan paket IC canggih generasi berikutnya, membuka jalan menuju desain chip tingkat sistem yang baru dan inovatif.

Paket-paket ini termasuk versi baru dari teknologi 2.5D / 3D, chiplets, fan-out dan bahkan kemasan skala wafer.Jenis paket tertentu dapat mencakup beberapa variasi.Misalnya, vendor sedang mengembangkan paket fan-out baru menggunakan wafer dan panel.Salah satunya adalah menggabungkan fan-out dengan jembatan silikon.

Ini pemandangan yang membingungkan dengan sejumlah besar kata kunci dan terlalu banyak opsi.Meskipun demikian, beberapa teknologi baru sedang ditingkatkan, sementara yang lain masih di lab.Beberapa tidak akan pernah bisa keluar dari lab karena alasan teknis dan biaya.

Kemasan tingkat lanjut bukanlah hal baru.Selama bertahun-tahun, industri telah merakit cetakan kompleks dalam satu paket.Hanya dalam satu contoh, vendor akan mengintegrasikan ASIC dan tumpukan DRAM dalam paket lanjutan, yang meningkatkan bandwidth memori dalam sistem.Namun, secara umum, ini dan paket lanjutan lainnya terutama digunakan untuk aplikasi kelas atas yang berorientasi pada niche karena biaya.

Baru-baru ini, industri telah melihat kemasan yang canggih sebagai pilihan utama untuk desain chip.Secara tradisional, untuk memajukan desain, industri mengembangkan ASIC atau system-on-a-chip (SoC).Untuk ini, Anda mengecilkan fungsi yang berbeda di setiap node dan mengemasnya ke dadu monolitik.Tetapi pendekatan ini menjadi lebih kompleks dan mahal di setiap node.Sementara beberapa akan terus mengikuti jalur ini, banyak yang mencari alternatif seperti pengemasan tingkat lanjut.

Yang berbeda adalah vendor sedang mengembangkan paket baru dan lebih mampu.Dalam beberapa kasus, paket lanjutan ini bahkan meniru SoC tradisional dengan biaya lebih rendah.Beberapa menyebut ini "SoC virtual".

"Selama bertahun-tahun, jalur utama industri untuk meningkatkan fungsionalitas dan kinerja adalah penskalaan node berdasarkan integrasi SoC," kata Eelco Bergman, direktur senior penjualan dan pengembangan bisnis di ASE.“Sekarang, dengan industri yang bergerak melampaui 16nm / 14nm, kami mulai melihat minat yang lebih besar pada pemilahan cetakan, baik untuk alasan hasil dan biaya, alasan pengoptimalan fungsional, atau alasan penggunaan ulang IP.Partisi IC mendorong kebutuhan akan integrasi yang heterogen.Namun, alih-alih integrasi ini terjadi di tingkat SoC, sekarang ini didorong oleh teknologi pengemasan dan kemampuannya untuk membuat SoC virtual dari potongan silikon yang berbeda. ”

Sementara itu, di IEEE Electronic Components and Technology Conference (ECTC) baru-baru ini, serta acara lainnya, rumah pengemasan, organisasi Litbang, dan universitas mempresentasikan banyak makalah, memberikan gambaran singkat tentang apa yang selanjutnya dalam pengemasan tingkat lanjut.Mereka termasuk:

SPIL, bagian dari ASE, mendeskripsikan teknologi fan-out menggunakan jembatan silikon.Fan-out digunakan untuk mengintegrasikan die dalam sebuah paket, dan bridge menyediakan koneksi dari satu die ke die lainnya.

TSMC mengungkapkan lebih detail tentang teknologi integrasi 3D-nya.Satu versi menghubungkan memori dan logika dalam arsitektur 3D berjenjang untuk aplikasi komputasi dalam memori.

GlobalFoundries mempresentasikan makalah tentang kemasan 3D menggunakan teknik ikatan baru.Pabrik pengecoran lain juga sedang mengerjakannya.

MIT dan TSMC mempresentasikan makalah pada kemasan skala wafer.

Umumnya, ini adalah jenis paket yang lebih tradisional.Banyak dari ini memungkinkan apa yang disebut chiplets.Chiplet bukanlah jenis kemasan.Sebaliknya, mereka adalah bagian dari arsitektur multi-ubin.Dengan chiplet, pembuat chip mungkin memiliki menu cetakan modular, atau chiplets, di perpustakaan.Pelanggan dapat mencampur dan mencocokkan chiplet dan menghubungkannya menggunakan skema interkoneksi die-to-die.Chiplets dapat berada dalam tipe paket yang sudah ada atau arsitektur baru.

Membuat fan-out

Pengemasan IC merupakan bagian penting dari proses semikonduktor.Pada dasarnya, setelah pembuat chip memproses wafer di dalam cetakan, cetakan pada wafer dipotong dadu dan diintegrasikan dalam sebuah paket.Sebuah paket membungkus chip, mencegahnya dari kerusakan.Ini juga menyediakan koneksi listrik dari perangkat ke papan.

Ada banyak sekali jenis paket di pasaran dan masing-masing ditujukan untuk aplikasi tertentu.Salah satu cara untuk mensegmentasi pasar pengemasan adalah dengan jenis interkoneksi, yang meliputi wirebond, flip-chip, wafer-level packaging (WLP) dan through-silicon vias (TSVs).Interkoneksi digunakan untuk menghubungkan satu die ke die lainnya.TSV memiliki jumlah I / O tertinggi, diikuti oleh WLP, flip-chip, dan wirebond.

berita perusahaan terbaru tentang Paket Lanjutan Berikutnya (perakitan IC)  0

Gbr. 1: Teknologi paket vs. aplikasi.Sumber: ASE

Sekitar 75% hingga 80% paket saat ini didasarkan pada pengikatan kabel, yang merupakan teknologi yang lebih tua, menurut TechSearch.Dikembangkan pada tahun 1950-an, kawat bonder menjahit satu chip ke chip atau substrat lain menggunakan kabel kecil.Wire bonding digunakan untuk paket lawas berbiaya rendah, paket kelas menengah, dan penumpukan die memori.

Flip-chip adalah interkoneksi populer lainnya yang digunakan untuk sejumlah jenis paket.Dalam flip-chip, lautan benjolan tembaga kecil terbentuk di atas sebuah chip menggunakan berbagai peralatan.Perangkat dibalik dan dipasang pada dadu atau papan terpisah.Benjolan itu mendarat di bantalan tembaga, membentuk sambungan listrik.

WLP, sementara itu, mengemas cetakan sementara dalam format seperti wafer.Dua jenis utama paket WLP adalah paket skala chip (CSP) dan fan-out.CSP terkadang dikenal sebagai fan-in.

Paket fan-in dan fan-out digunakan dalam aplikasi konsumen, industri, dan seluler.Fan-out dianggap sebagai paket lanjutan.Dalam salah satu contoh fan-out, dadu DRAM ditumpuk di atas chip logika dalam paket.

“Pengemasan canggih adalah rangkaian luas teknologi yang memungkinkan kami mengecilkan kemasan,” kata Cliff McCold, seorang ilmuwan riset di Veeco, dalam presentasi di ECTC.“(Pengemasan tingkat wafer) memungkinkan kami membuat koneksi dua dimensi yang lebih kecil yang mendistribusikan kembali keluaran cetakan silikon ke area yang lebih luas, memungkinkan kepadatan I / O yang lebih tinggi, bandwidth yang lebih tinggi, dan kinerja yang lebih tinggi untuk perangkat modern.Kerugian dari pengemasan tingkat wafer adalah harganya lebih mahal daripada pengikatan kawat.Namun yang terpenting, ini memungkinkan paket yang lebih kecil dan perangkat yang lebih kecil yang penting untuk perangkat seluler modern seperti ponsel cerdas. ”

Umumnya, pada aliran fan-out, wafer diproses dengan cara yang luar biasa.Keripik pada wafer dipotong dadu dan ditempatkan dalam struktur seperti wafer, yang diisi dengan senyawa cetakan epoksi.Ini disebut wafer yang dibentuk kembali.

Kemudian, dengan menggunakan litografi dan peralatan lainnya, lapisan redistribusi (RDL) dibentuk di dalam senyawa.RDL adalah jalur sambungan logam tembaga atau jejak yang secara elektrik menghubungkan satu bagian paket ke bagian lain.RDL diukur dengan garis dan spasi, yang mengacu pada lebar dan tinggi nada suatu jejak logam.

Ada beberapa tantangan dengan fan-out.Selama aliran, struktur seperti wafer cenderung melengkung.Kemudian, ketika cetakan tertanam di dalam senyawa, mereka cenderung bergerak, menyebabkan efek yang tidak diinginkan yang disebut pergeseran cetakan.Ini berdampak pada hasil.

Di ECTC, Onto Innovation mempresentasikan makalah tentang teknologi yang dapat mengurangi perubahan arah.Untuk menjelaskan perbesaran situs demi situs dan metode koreksi theta dengan menyesuaikan posisi chuck reticle di stepper litografi.Secara potensial, teknologi ini dapat memperbaiki kesalahan pembesaran hingga +/- 400ppm, dan kesalahan teta hingga +/- 1,65mrad.

Ada masalah lain.Garis dan spasi RDL yang lebih halus mengurangi CD untuk interkoneksi atau vias di lapisan.Jadi dalam alirannya, alat litografi harus membentuk vias yang lebih kecil, yang menghadirkan beberapa tantangan CD.

Untuk mengatasi masalah ini, Veeco dan Imec mempresentasikan makalah di ECTC tentang relaksasi CD dari vias dan membuat vias yang memanjang."Perubahan desain ini secara signifikan meningkatkan distribusi intensitas pada gambar udara wafer untuk melalui, yang meningkatkan jendela proses yang efektif," kata McCold Veeco.

Untuk ini, peneliti menggunakan stepper Veeco dengan lensa yang mendukung apertur numerik (NAs) 0,16 hingga 0,22.Sistem ini mendukung panjang gelombang i-line, gh-line atau ghi-line.Untuk penelitian ini, peneliti menggunakan i-line (365nm) dan 0,22 NA.

Lebih banyak fan-out

Meskipun demikian, fan-out semakin populer.Amkor, ASE, JCET, Nepes, dan TSMC menjual paket fan-out.Ada berbagai versi fan-out.Namun dalam semua kasus, fan-out menghilangkan kebutuhan akan interposer yang digunakan dalam teknologi 2.5D / 3D.Akibatnya, fan-out seharusnya lebih murah.

Fan-out dibagi menjadi dua kubu — kepadatan standar dan kepadatan tinggi.Ditargetkan untuk ponsel dan produk lainnya, kipas dengan kepadatan standar menggunakan kurang dari 500 I / Os.Fan-out kepadatan tinggi memiliki lebih dari 500 I / Os.

Teknologi fan-out asli disebut embedded wafer-level ball-grid array (eWLB).ASE, JCET, dan lainnya menjual paket eWLB dengan kepadatan standar, meskipun pasar ini agak statis.

Dalam makalah di ECTC, JCET dan MediaTek menghembuskan kehidupan baru ke dalam eWLB dengan menghadirkan detail tentang teknologi yang disebut FOMIP (Fan-out MediaTek Innovation Package).Pada dasarnya, FOMIP tampak seperti paket eWLB pitch yang lebih halus pada substrat.FOMIP pertama kali muncul pada tahun 2018, meskipun pekerjaan sedang dilakukan untuk mengembangkan versi generasi berikutnya.

Teknologi ini mengikuti aliran kipas tradisional, yang disebut sebagai proses pertama chip.Juga menggunakan proses flip-chip, FOMIP terdiri dari pitch pad die 60μm dan 1 lapisan RDL dengan garis 5μm dan ruang 5μm.

“Teknologi FOMIP diyakini dapat diterapkan lebih jauh pada desain die pad yang jauh lebih halus dengan node silikon canggih, seperti die pad pitch 40μm dengan desain LW / LS 2μm / 2μm,” kata Ming-Che Hsieh, seorang insinyur aplikasi di JCET, dalam presentasi di ECTC.Orang lain berkontribusi pada pekerjaan itu.

Sementara itu, vendor terus mengembangkan paket fan-out dengan kepadatan tinggi.Di ECTC, misalnya, ASE menjelaskan lebih detail tentang versi terakhir chip dari paket fan-out hybridnya.Paket ini, yang disebut Fan Out Chip on Substrate (FoCoS), dapat menampung 8 cetakan kompleks dengan jumlah I / O <4.000.Mendukung 3 lapisan RDL dengan garis / spasi µ 2µm / 2µm.

ASE menawarkan FoCoS dalam proses chip-first tradisional.Dalam aliran chip-terakhir, RDL dikembangkan terlebih dahulu, diikuti oleh langkah-langkah proses lainnya.Baik chip-first dan chip-last dapat digunakan dan digunakan untuk aplikasi yang berbeda.“Fan-out chip-last meningkatkan hasil, dan memungkinkan pembuatan RDL garis halus;oleh karena itu, dapat menggunakan lebih banyak I / O untuk aplikasi kelas atas, ”kata Paul Yang, yang bekerja di pusat R&D di ASE, dalam sebuah makalah.Orang lain berkontribusi pada pekerjaan itu.

ASE juga menjelaskan beberapa masalah manufaktur dengan kipas terakhir chip dan cara mengatasinya.Seperti yang dinyatakan, warpage wafer bermasalah dan berdampak pada hasil.Dalam beberapa kasus, ketebalan dan koefisien muai panas (CTE) pembawa kaca adalah salah satu masalah yang menyebabkan lengkungan.

Untuk mendapatkan wawasan tentang wafer warpage, ASE menggunakan teknologi metrologi dengan analisis elemen hingga tiga dimensi.ASE menggunakan korelasi citra digital (DIC), yaitu teknik pengukuran non-kontak yang menggunakan beberapa kamera.DIC mengevaluasi perpindahan dan regangan pada permukaan dan memetakan koordinat.Dengan menggunakan simulasi dan DIC, ASE dapat menemukan kisaran optimal dari ketebalan pembawa kaca dan CTE untuk meningkatkan kelengkungan.

Sementara itu, di ECTC, SPIL, bagian dari ASE, mempresentasikan makalah tentang teknologi Fan-Out Embedded Bridge (FOEB) untuk chiplet.Digunakan untuk paket multi-chip, FOEB lebih murah dari 2.5D.“FOEB adalah paket chiplet terintegrasi yang dapat mengintegrasikan die heterogen, seperti GPU dan HBM, atau perangkat terintegrasi yang homogen,” kata C. Key Chung, peneliti dari SPIL, dalam presentasi di ECTC.

Jembatan adalah sepotong kecil silikon yang menghubungkan satu cetakan ke cetakan lainnya dalam satu paket.Contoh paling menonjol di sini adalah Intel, yang telah mengembangkan teknologi jembatan silikon yang disebut Embedded Multi-die Interconnect Bridge (EMIB).

Tidak seperti EMIB, yang merupakan koneksi mati-ke-mati, jembatan SPIL disematkan di lapisan RDL untuk menghubungkan cetakan.Terlepas dari itu, jembatan diposisikan sebagai alternatif untuk paket 2.5D menggunakan interposer.

SPIL telah mengembangkan kendaraan uji untuk FEOB.Kendaraan mengintegrasikan die ASIC dan 4 die bandwidth tinggi (HBM).ASIC ada di tengah paket dengan dua HBM di setiap sisinya.

Empat jembatan tertanam di lapisan RDL.Secara total, ada tiga lapisan RDL.Dua adalah 10μm / 10μm untuk daya dan arde, sedangkan satu adalah 2μm / 2μm untuk lapisan sinyal.“Paket chiplet ini memungkinkan koneksi jarak pendek monolitik antar cetakan.FOEB dapat memiliki beberapa lapisan RDL dan jembatan silikon yang memiliki garis / ruang yang jauh lebih halus untuk interkoneksi, ”kata Chung.

Fan-out bergerak ke arah lain.Dalam sebuah makalah di ECTC, Amkor menggambarkan proses fan-out RDL pertama dengan ikatan chip-ke-wafer.Kemudian, di makalah lain, A * STAR mendeskripsikan antena dalam paket kipas untuk 5G.

Pindah dari 2.5D ke 3D

Di kelas atas, industri secara tradisional menggunakan 2.5D.Dalam 2.5D, cetakan ditumpuk di atas interposer, yang menggabungkan TSV.Interposer bertindak sebagai jembatan antara chip dan papan, yang menyediakan lebih banyak I / Os dan bandwidth.

Dalam satu contoh, vendor dapat menggabungkan FPGA atau ASIC dengan HBM.Di HBM, DRAM mati ditumpuk di atas satu sama lain.Misalnya, teknologi HBM2E terbaru Samsung menumpuk delapan DRAM 16-gigabit kelas 10nm mati satu sama lain.Die terhubung menggunakan 40.000 TSV, memungkinkan kecepatan transfer data 3,2Gbps.

2.5D membawa logika lebih dekat ke memori, memungkinkan lebih banyak bandwidth dalam sistem.“Secara tradisional, minat (untuk interposer) adalah grafis kelas atas,” kata Walter Ng, wakil presiden pengembangan bisnis di UMC.“Sekarang, kami melihat lebih banyak minat pada solusi kinerja perusahaan.Kami juga melihat minat pada area non-tradisional. ”

Tetapi 2.5D mahal dan diturunkan ke aplikasi kelas atas, seperti AI, jaringan dan server.Jadi industri mencari solusi di luar 2.5D.Fan-out dengan kepadatan tinggi adalah salah satu pilihan.Ini memiliki I / Os lebih sedikit dari 2.5D, meskipun ini menutup celah.

3D-IC menyajikan opsi lain.3D-IC melibatkan arsitektur multi-die menggunakan interposer aktif dan / atau TSV.Idenya adalah untuk menumpuk logika pada memori atau logika pada logika dalam paket 3D.GlobalFoundries, Intel, Samsung, TSMC dan UMC sedang mengembangkan berbagai bentuk teknologi 3D.

Arsitektur 3D dapat diintegrasikan dengan chiplet.Di sinilah Anda mencampur-dan-mencocokkan cetakan atau chiplet dengan node proses yang berbeda dalam sebuah paket.“Kami baru dalam tahap awal pendekatan chiplet,” kata Ramune Nagisetty, direktur proses dan integrasi produk di Intel.“Di tahun-tahun mendatang, kami akan melihatnya berkembang dalam implementasi tipe 2.5D dan 3D.Kami akan melihatnya berkembang menjadi logika dan penumpukan memori serta penumpukan logika dan logika. "

Saat ini, industri sedang mengembangkan atau mengirimkan paket 2.5D / 3D menggunakan skema interkoneksi yang ada.Cetakan ditumpuk dan dihubungkan menggunakan teknologi interkoneksi yang disebut microbumps dan pilar tembaga.Benjolan dan pilar menyediakan sambungan listrik yang kecil dan cepat antara perangkat yang berbeda.

Microbumps / pilar paling canggih adalah struktur kecil dengan pitch 40μm.Dengan menggunakan peralatan yang ada, industri dapat menskalakan pitch bump mungkin pada atau mendekati 20μm.Kemudian industri membutuhkan teknik baru yaitu pengikatan tembaga hybrid.

Dalam ikatan hibrida tembaga, chip atau wafer diikat menggunakan ikatan dielektrik-ke-dielektrik, diikuti dengan koneksi logam-ke-logam.Ini adalah proses yang menantang.Cacat adalah salah satu masalah terbesar.

TSMC, sementara itu, sedang mengerjakan teknologi yang disebut System on Integrated Chip (SoIC).Menggunakan ikatan hybrid, teknologi SoIC TSMC memungkinkan arsitektur seperti 3D.“Chip terintegrasi SoIC tidak hanya terlihat seperti (SoC), tetapi berperilaku seperti SoC di setiap aspek dalam hal integritas kelistrikan dan mekanis,” kata CH Tung, seorang peneliti dari TSMC.

Di ECTC, TSMC mempresentasikan makalah tentang SoIC versi ultra-high density.Versi ini memungkinkan penumpukan chip multi-tingkat 3D, menciptakan apa yang disebut TSMC Immersion-in-Memory Computing (ImMC).Dalam salah satu contoh ImMC, perangkat dapat memiliki tiga tingkatan.Setiap tingkat memiliki logika dan memori yang mati.Tingkatan tersebut dihubungkan menggunakan ikatan hibrid.

Sementara itu, GlobalFoundries juga mengerjakan pengikatan wafer hybrid, yang memungkinkan arsitektur 3D dengan nada halus.Ini telah mendemonstrasikan penumpukan die tatap muka dengan pitch 5.xn - 76m-yyc.“Tumpukan masa depan akan mengamati pitch yang lebih halus pada kurang dari 2μm dan desain permukaan terminal yang berbeda,” kata Daniel Fisher, insinyur pengemasan utama di GlobalFoundries.

Tidak semua tindakan dilakukan dalam ikatan hibrid.Di ECTC, Brewer Science mendeskripsikan material ikatan permanen dengan penyerapan kelembaban rendah dan stabilitas termal tinggi.Bahan tersebut digunakan untuk aplikasi pengikatan wafer tingkat lanjut.

"Dalam pekerjaan ini, bahan pengikat perekat permanen baru diperkenalkan untuk MEMS, sirkuit terintegrasi 3D dan aplikasi pengemasan tingkat wafer," kata Xiao Liu, ahli kimia penelitian senior di Brewer Science, dalam sebuah presentasi.

Dalam aliran ikatan Brewer, material dilapisi dengan spin pada wafer.Wafer dipanggang.Wafer pembawa terpisah ditempatkan di atas wafer dan diawetkan pada suhu rendah.Kedua wafer kemudian disatukan.

Lebih banyak kemasan

Sementara itu, startup AI Cerebras baru-baru ini menjadi berita utama ketika memperkenalkan teknologi yang menggunakan integrasi skala wafer.Ini adalah perangkat tingkat wafer dengan lebih dari 1,2 triliun transistor.

Di ECTC, TSMC mendemonstrasikan paket integrasi sistem skala wafer berdasarkan teknologi fan-out, yang disebut InFO.Teknologi tersebut dinamakan InFO_SoW (System-on-Wafer).“InFO_SoW menghilangkan penggunaan substrat dan PCB dengan bertindak sebagai pembawa itu sendiri,” kata Shu-Rong Chun, penulis utama makalah dari TSMC.

MIT, sementara itu, menggambarkan modul multi-chip superkonduktor skala wafer 200mm (S-MCM).Ini digunakan untuk menghubungkan beberapa chip superkonduktor aktif untuk sistem pemrosesan kriogenik generasi berikutnya.

Kesimpulan

Tidak semua solusi membutuhkan pengemasan berskala wafer.Tapi yang jelas, pelanggan mulai lebih memperhatikan kemasan tingkat lanjut.

Ada lebih banyak inovasi dari sebelumnya dalam pengemasan.Tantangannya adalah menemukan paket yang tepat dengan harga terbaik. Salah satu keuntungan terbaik dari produksi substrat IC adalah harganya, Selamat datang hubungi Horexs untuk pembuatan papan PCB substrat IC. (Artikel dari internet)

Rincian kontak