Berita

Industri semikonduktor sedang meningkatkan upayanya dalam pengemasan tingkat lanjut, sebuah pendekatan yang menjadi lebih luas dengan desain chip yang baru dan kompleks.

Foundries, OSAT, dan lainnya meluncurkan gelombang teknologi pengemasan canggih berikutnya, seperti 2.5D / 3D, chiplets dan fan-out, dan mereka mengembangkan teknologi pengemasan yang lebih eksotis yang menjanjikan untuk meningkatkan kinerja, mengurangi daya, dan meningkatkan waktu untuk pasar.Setiap jenis paket berbeda, dengan berbagai pengorbanan.Seperti sebelumnya, ide di balik pengemasan lanjutan adalah merakit cetakan kompleks dalam sebuah paket, menciptakan desain tingkat sistem.Tetapi pengemasan tingkat lanjut menghadapi beberapa tantangan teknis dan biaya.

Pengemasan tingkat lanjut bukanlah hal baru.Selama bertahun-tahun, industri telah merakit dies dalam satu paket.Tetapi paket lanjutan biasanya telah digunakan untuk aplikasi kelas atas karena biaya.

Namun, saat ini, pengemasan lanjutan menjadi pilihan yang lebih layak untuk mengembangkan desain chip yang kompleks karena beberapa alasan.Biasanya, untuk memajukan desain, industri mengembangkan system-on-a-chip (SoC) menggunakan penskalaan chip agar sesuai dengan fungsi yang berbeda ke dalam satu cetakan monolitik.Namun penskalaan menjadi lebih sulit dan mahal di setiap node, dan tidak semuanya mendapat manfaat dari penskalaan.

Contoh kasus: Intel, pendukung lama penskalaan chip, mengalami beberapa penundaan dengan proses 10nm karena berbagai gangguan manufaktur.Intel sekarang meningkatkan desain 10nm, tetapi baru-baru ini menunda 7nm di tengah masalah hasil.Sementara perusahaan bersumpah akan memperbaiki masalah dan melanjutkan penskalaan chipnya, perusahaan juga melakukan lindung nilai dengan meningkatkan upaya pengemasannya.

Samsung dan TSMC, dua pembuat chip terdepan lainnya, bergerak maju dengan penskalaan chip pada 5nm dan seterusnya.Tetapi Samsung dan TSMC, serta pengecoran lainnya, juga memperluas upaya pengemasan mereka.Dan OSAT, yang menyediakan layanan pengemasan pihak ketiga, terus mengembangkan paket lanjutan baru.

Pengemasan tingkat lanjut tidak akan menyelesaikan setiap masalah dalam desain chip.Penskalaan chip masih menjadi pilihan.Namun, yang berubah adalah teknologi paket baru lebih kompetitif.

“Pengemasan benar-benar merupakan fase berikutnya untuk mencapai apa yang dibutuhkan ketika preferensi untuk mengecilkan simpul tidak lagi menjadi pilihan yang jelas,” kata Kim Yess, direktur eksekutif bahan WLP di Brewer Science."Arsitektur kreatif dapat memungkinkan pembuatan volume tinggi yang matang dari perangkat aktif dan pasif untuk dikemas sedemikian rupa sehingga hasil kinerja lebih kuat dan memiliki biaya kepemilikan yang lebih rendah."

Tidak ada satu jenis paket yang dapat memenuhi semua kebutuhan.“Pilihannya tergantung pada aplikasinya, yang menentukan seperti apa arsitektur pengemasan yang akan terlihat.Ini semua tentang kinerja yang Anda inginkan dan faktor bentuk yang Anda butuhkan untuk perangkat akhir, ”kata Yess.

Jadi, vendor sedang mengembangkan beberapa jenis.Berikut beberapa teknologi terbaru:

ASE dan TSMC sedang mengembangkan fan-out dengan jembatan silikon.Fan-out digunakan untuk mengintegrasikan die dalam sebuah paket, dan bridge menyediakan koneksi dari satu die ke die lainnya.
TSMC sedang mengembangkan jembatan silikon untuk 2.5D, teknologi penumpukan die high-end.
Beberapa perusahaan sedang mengembangkan chiplet, cara untuk mengintegrasikan dies dan menghubungkannya dalam satu paket.Intel dan lainnya sedang mengembangkan spesifikasi interkoneksi die-to-die baru untuk chiplet.
Optical Internetworking Forum (OIF) sedang mengembangkan spesifikasi baru untuk chiplet, memungkinkan desain komunikasi baru.

Mengapa pengemasan?
Selama beberapa dekade, pembuat chip memperkenalkan teknologi proses baru dengan lebih banyak kepadatan transistor setiap 18 hingga 24 bulan.Pada irama ini, vendor memperkenalkan chip baru berdasarkan proses tersebut, yang memungkinkan perangkat dengan kepadatan transistor lebih banyak dan produk elektronik baru dengan nilai lebih besar.

Namun semakin sulit untuk mempertahankan rumus ini di node lanjutan.Chip menjadi lebih kompleks dengan fitur yang lebih kecil, dan desain IC serta biaya produksi meroket.Pada saat yang sama, irama untuk node berskala penuh telah diperpanjang dari 18 bulan menjadi 2,5 tahun atau lebih.

“Jika Anda membandingkan 45nm dengan 5nm, yang terjadi hari ini, kami melihat peningkatan biaya wafer 5X lipat.Itu karena banyaknya langkah pemrosesan yang diperlukan untuk membuat perangkat itu, ”kata Ben Rathsack, wakil presiden dan wakil manajer umum di TEL America.

Karena biaya desain yang melonjak, lebih sedikit vendor yang mampu mengembangkan perangkat canggih.Banyak chip tidak membutuhkan node lanjutan.

Tetapi banyak desain masih membutuhkan proses lanjutan.“Jika Anda telah mengikuti Hukum Moore, Anda akan berpikir bahwa penskalaan atau inovasi akan berhenti.Sejujurnya, itu tidak benar.Jumlah perangkat dan cara menyebarkannya tumbuh dengan kecepatan tinggi, "kata Rathsack.

Penskalaan tetap menjadi pilihan untuk desain baru, meskipun banyak yang mencari alternatif seperti pengemasan lanjutan.“Momentum ini mendorong lebih banyak pelanggan dalam lebih banyak aplikasi untuk mengeksplorasi solusi alternatif daripada solusi besar dan mati tunggal pada silikon mutakhir yang mahal,” kata Walter Ng, wakil presiden pengembangan bisnis di UMC.“Kami akan selalu bergerak ke arah yang membutuhkan fungsionalitas yang lebih kompleks.Itu biasanya berarti chip yang lebih besar.Kami selalu mengelolanya dengan kemampuan untuk bermigrasi ke node teknologi berikutnya, yang memiliki tantangan biaya dan daya yang sama.Kami sekarang berada pada titik di mana kemampuan itu mulai tidak lagi layak dan solusi alternatif menjadi suatu keharusan.Solusi pengemasan yang canggih, ditambah dengan pendekatan interkoneksi yang inovatif, menyediakan beberapa alternatif yang menarik.Namun kami perlu mengingat bahwa ekonomi chip yang terlibat akan menentukan implementasi akhir. "

Selama beberapa dekade, pengemasan menjadi renungan.Ini hanya membungkus dadu.Dan dalam aliran manufaktur, pembuat chip memproses chip pada wafer di pabrik pembuat chip.Kemudian, chip tersebut dipotong dadu dan dirangkai dalam kemasan konvensional sederhana.

Paket konvensional sudah matang dan tidak mahal, tetapi terbatas dalam kinerja kelistrikan dan kepadatan interkoneksi.Di situlah letak pengemasan yang canggih. Hal ini memungkinkan kinerja yang lebih tinggi dengan lebih banyak I / Os dalam sistem.

2.5D vs. fan-out
Beberapa jenis kemasan lanjutan ada di pasaran, seperti 2.5D / 3D dan fan-out.Kedua tipe ini bergerak menuju lebih banyak fungsi dan I / Os, mendukung dies yang lebih besar dan lebih kompleks.

Fan-out adalah teknologi pengemasan tingkat wafer, di mana cetakan dikemas dalam wafer.Dalam lanskap pengemasan, fan-out cocok untuk ruang kelas menengah hingga kelas atas.Amkor, ASE, JCET dan TSMC menjual paket fan-out.

Dalam salah satu contoh fan-out, dadu DRAM ditumpuk pada chip logika dalam sebuah paket.Ini membawa memori lebih dekat ke logika, memungkinkan lebih banyak bandwidth.

Paket fan-out terdiri dari dies dan lapisan redistribusi (RDL).RDL adalah interkoneksi logam tembaga yang secara elektrik menghubungkan satu bagian paket ke bagian lain.RDL diukur dengan garis dan spasi, yang mengacu pada lebar dan tinggi nada dari suatu jejak logam.

Fan-out dibagi menjadi dua segmen - standar dan kepadatan tinggi.Ditargetkan untuk aplikasi konsumen dan seluler, fan-out dengan kepadatan standar didefinisikan sebagai paket dengan kurang dari 500 I / Os dan RDL lebih besar dari garis dan ruang 8μm.Ditujukan untuk aplikasi kelas atas, fan-out dengan kepadatan tinggi memiliki lebih dari 500 I / Os dengan garis dan ruang RDL kurang dari 8μm.

Di kelas atas, vendor sedang mengembangkan fan-out dengan RDL pada garis / ruang 2μm dan seterusnya."Untuk mengimbangi bandwidth dan persyaratan I / O saat ini, linewidth RDL dan persyaratan pitch semakin menyusut, dan sedang diproses serupa dengan koneksi BEOL menggunakan pemrosesan damascene tembaga untuk memungkinkan linewidth yang lebih kecil," kata Sandy Wen, insinyur integrasi proses di Coventor , Perusahaan Riset Lam, di blog.

Untuk membuat paket fan-out, cetakan ditempatkan dalam struktur seperti wafer menggunakan senyawa cetakan epoksi.RDL dibentuk.Individu mati dipotong, membentuk paket.

Fan-out memiliki beberapa tantangan.Ketika cetakan ditempatkan di dalam kompleks, mereka dapat bergerak selama proses.Efek ini, disebut die shift, dapat mempengaruhi hasil.

Pada suatu waktu, penyebaran dibatasi dalam hitungan I / O.Sekarang, penyebaran dengan kepadatan tinggi bergerak menuju jumlah I / O yang lebih tinggi dan menyerang wilayah kelas atas yang dipegang oleh 2.5D.

2.5D adalah teknologi paket penumpukan die high-end.Fan-out tidak akan menggantikan 2.5D.Tetapi fan-out lebih murah, karena tidak membutuhkan interposer seperti 2.5D.

Meskipun demikian, fan-out dengan kepadatan tinggi mendukung chip yang lebih banyak dan lebih besar, yang membutuhkan paket yang lebih besar.Biasanya, komunitas pengemasan menggunakan istilah “reticle” di sini.Digunakan dalam produksi chip, reticle atau mask adalah template utama dari desain IC.Reticle dapat menampung ukuran cetakan hingga kira-kira 858mm².Jika cetakan lebih besar, pembuat chip akan memproses chip pada lebih dari satu reticle.

Misalnya, sebuah chip besar mungkin memerlukan dua retikel (ukuran retikel 2X).Kemudian, dalam aliran produksi, kedua retikel dikembangkan secara terpisah dan dijahit menjadi satu, yang merupakan proses yang mahal.

TSMC, sementara itu, mengirimkan paket fan-out dengan ukuran reticle 1,5X.“Kami menargetkan untuk membawa ukuran reticle 1,7X ke dalam produksi pada Q4 tahun ini,” kata Douglas Yu, wakil presiden interkoneksi & pengemasan terintegrasi di TSMC.“Reticle 2.5X akan dikualifikasikan pada Q1 '21.”

Paket penyebaran yang lebih besar memberi pelanggan beberapa opsi baru.Katakanlah Anda menginginkan paket dengan memori bandwidth tinggi (HBM).Di HBM, DRAM mati ditumpuk satu sama lain, memungkinkan lebih banyak bandwidth dalam sistem.

HBM terutama ditemukan dalam paket 2.5D kelas atas dan mahal.Sekarang, dengan ukuran paket yang lebih besar, ASE dan TSMC sedang mengembangkan paket penyebaran yang lebih murah yang mendukung HBM.

Ada opsi baru lainnya.ASE dan TSMC sedang mengembangkan fan-out dengan jembatan silikon.Intel adalah perusahaan pertama yang mengembangkan jembatan silikon.Ditemukan dalam kemasan kelas atas, jembatan adalah bagian kecil dari silikon yang menghubungkan satu cetakan ke cetakan lainnya dalam satu paket.Jembatan diposisikan sebagai alternatif yang lebih murah daripada interposer 2.5D.

Bridges berjanji untuk menghadirkan fungsionalitas baru untuk menyebarluaskan.Misalnya, fan-out tradisional TSMC menampilkan pitch 40μm dengan 3 lapisan RDL pada garis / ruang 2μm-2μm.“Teknologi (jembatan silikon TSMC) dapat mengurangi pitch lokal menjadi 25μm untuk menghemat area chip.Garis dan ruang RDL pada 0.4μm dan 0.4μm memberikan kepadatan interkoneksi yang jauh lebih tinggi, ”kata Yu.

2.5D, sementara itu, tidak akan hilang.Beberapa sedang mengembangkan arsitektur perangkat besar dengan lebih banyak I / Os.Untuk saat ini, 2.5D adalah satu-satunya pilihan di sini.

Dalam 2.5D, cetakan ditumpuk di atas interposer, yang menggabungkan vias silikon (TSV).Interposer bertindak sebagai jembatan antara chip dan papan, yang menyediakan lebih banyak I / Os dan bandwidth.

Dalam satu contoh, vendor dapat menggabungkan FPGA dengan empat kubus HBM.Dalam satu kubus saja, teknologi HBM2E terbaru Samsung menumpuk delapan DRAM 16-gigabit kelas 10nm mati satu sama lain.Dadu terhubung menggunakan 40.000 TSV, memungkinkan kecepatan transfer data 3,2 Gbps.

Seperti fan-out, 2.5D juga berkembang.Misalnya, TSMC sedang mengembangkan jembatan silikon untuk 2.5D, yang memberi pelanggan lebih banyak pilihan.TSMC menyiapkan versi reticle 1.5X (4 HBM) dengan ukuran reticle 3.0X (8 HBM) di R&D.

Secara keseluruhan, 2.5D tetap menjadi opsi untuk kelas atas, tetapi fan-out menutup celah.Jadi bagaimana cara fan-out dibandingkan dengan 2.5D?Dalam sebuah makalah, ASE - yang menyebut teknologi fan-outnya FOCoS - membandingkan dua jenis paket fan-out (chip-first dan chip-last) versus 2.5D.Setiap paket terdiri dari ASIC dan HBM.Tujuannya adalah untuk membandingkan lengkungan, tegangan dielektrik rendah-k, tegangan interposer / RDL, keandalan sambungan, dan kinerja termal.

"Warpage dari dua jenis paket FOCoS lebih rendah dari 2.5D karena ketidakcocokan CTE yang lebih kecil antara combo die dan substrat stack-up," kata Wei-Hong Lai dari ASE di koran."Tegangan (k rendah) FOCoS untuk chip-first dan chip-last lebih rendah dari 2.5D.”

Tembaga interkoneksi untuk 2.5D memiliki tegangan yang lebih rendah daripada fan-out."2.5D, FOCoS pertama chip dan FOCoS terakhir chip memiliki kinerja termal yang serupa, dan semuanya cukup baik untuk aplikasi berdaya tinggi," kata Lai.

Opsi lainnya — chiplets, SiPs
Selain 2.5D dan fan-out, pelanggan juga dapat mengembangkan paket lanjutan kustom.Pilihannya termasuk 3D-IC, chiplet, modul multi-chip (MCM) dan system-in-package (SiP).Secara teknis, ini bukan tipe paket.Mereka adalah arsitektur atau metodologi yang digunakan untuk mengembangkan paket khusus.

SiP adalah paket atau modul kustom, yang terdiri dari sistem elektronik atau subsistem fungsional, menurut ASE.Sebuah SiP melibatkan bermacam-macam teknologi dalam kotak alat, yang mungkin mencakup perangkat yang berbeda, pasif, dan skema interkoneksi, antara lain.Dengan memilih dari opsi ini, pelanggan dapat mengembangkan paket SiP kustom agar sesuai dengan kebutuhannya.

Chiplets adalah pilihan lain.Dengan chiplet, pembuat chip mungkin memiliki menu cetakan modular, atau chiplets, di perpustakaan.Chiplet dapat memiliki fungsi berbeda di berbagai node.Pelanggan dapat mencampur dan mencocokkan chiplet dan menghubungkannya menggunakan skema interkoneksi die-to-die.

Chiplets berpotensi dapat memecahkan masalah besar.Pada node lanjutan, dadu monolitik berukuran besar dan mahal.Dengan chiplet, pelanggan dapat memecah cetakan yang lebih besar menjadi potongan-potongan yang lebih kecil, sehingga mengurangi biaya dan meningkatkan hasil.“Kami ingin mengatakan bahwa chiplet sedang memisahkan dadu monolitik menjadi beberapa bagian dan kemudian membuat bagian-bagiannya, tetapi mereka masih berfungsi sebagai dadu tunggal,” kata Jan Vardaman, presiden TechSearch International.

Ada manfaat lainnya.“Pada akhirnya, teknologi pengemasan adalah tentang meningkatkan kepadatan dan mengurangi daya, memungkinkan chiplet dihubungkan dalam satu paket dengan fungsionalitas yang sesuai atau melebihi fungsionalitas SoC monolitik.Manfaat dari pendekatan ini termasuk biaya yang lebih rendah, fleksibilitas yang lebih besar, dan waktu yang lebih cepat untuk memasarkan, ”kata Ramune Nagisetty, direktur proses dan integrasi produk di Intel, dalam presentasi baru-baru ini.

Dengan menggunakan pendekatan chiplet, vendor dapat mengembangkan 3D-IC atau MCM.MCM mengintegrasikan dies dan menghubungkannya dalam sebuah modul.3D-IC bisa datang dalam beberapa bentuk.Ini mungkin melibatkan logika stacking pada memori atau logika pada logika dalam sebuah paket.

Intel, misalnya, telah mengembangkan berbagai arsitektur mirip chiplet.Perusahaan memiliki bagian sendiri untuk mengembangkan arsitektur ini, termasuk blok IP sendiri, jembatan silikon dan teknologi interkoneksi mati-untuk-mati.

Gbr. 1: Teknologi 2.5D dan 3D menggunakan teknologi Bridge Intel dan Foveros.Sumber: Intel

Interkoneksi die-to-die sangat penting.Ini menggabungkan satu dadu ke dadu lainnya dalam sebuah paket.Setiap dadu terdiri dari blok IP dengan antarmuka fisik.Satu dadu dengan antarmuka umum dapat berkomunikasi dengan dadu lain melalui kabel jangkauan pendek.

Industri ini mengembangkan beberapa teknologi antarmuka die-to-die — Advanced Interface Bus (AIB), Bunch of Wires (BoW), CEI-112G-XSR, dan OpenHBI.

Grup Open Domain-Specific Architecture (ODSA) sedang mengembangkan dua antarmuka ini — BoW dan OpenHBI.OpenHBI adalah teknologi interkoneksi die-to-die yang diturunkan dari standar HBM.BoW mendukung berbagai paket.Keduanya berada di R&D.

Teknologi mati-untuk-mati Intel disebut AIB.Intel juga sedang mengembangkan chiplet atau ubin yang sesuai dengan AIB.Perusahaan telah mengembangkan 10 ubin dengan 10 lainnya dalam pengerjaan, seperti transceiver, konverter data, fotonik silikon, dan akselerator pembelajaran mesin.

Sementara Intel terus berupaya mengembangkan chiplet, pembuat perangkat lain juga dapat memperoleh teknologi AIB dan mengembangkan arsitektur serupa menggunakan IP mereka sendiri atau pihak ketiga.

Intel memiliki akses ke AIB untuk produk internalnya.AIB juga ditawarkan sebagai teknologi sumber terbuka dan bebas royalti untuk pihak ketiga di Situs CHIPS Alliance.

Versi baru AIB sedang dalam pengerjaan.CHIPS Alliance, sebuah konsorsium industri, baru-baru ini merilis spesifikasi draf AIB versi 2.0.AIB 2.0 memiliki lebih dari enam kali kepadatan bandwidth tepi daripada AIB 1.0.

Namun, bagi sebagian besar perusahaan, mengembangkan arsitektur seperti chiplet merupakan tantangan besar.Kemampuan untuk mendapatkan chiplet yang dapat dioperasikan dan diuji dari vendor yang berbeda masih merupakan model yang belum terbukti.

Ada solusinya disini.Misalnya, Blue Cheetah Analog Design sedang mengembangkan generator untuk AIB.Generator memungkinkan blok kustom AIB siap sign-off di berbagai proses.“Dengan memproduksi blok kustom pada kecepatan tombol, generator Blue Cheetah mengurangi waktu-ke-pasar dan upaya rekayasa yang diperlukan untuk menghasilkan IP siap tape-out,” kata Krishna Settaluri, CEO Blue Cheetah.

Itu tidak menyelesaikan semua masalah.Untuk satu hal, chiplet membutuhkan cetakan bagus yang diketahui.Jika satu atau lebih mati rusak dalam tumpukan, seluruh paket mungkin gagal.Jadi vendor membutuhkan strategi manufaktur yang baik dengan kontrol proses yang baik.

"Karena proses pengemasan yang canggih menjadi semakin kompleks dengan fitur yang lebih kecil, kebutuhan akan kontrol proses yang efektif terus tumbuh," kata Tim Skunes, wakil presiden R&D di CyberOptics.“Biaya kegagalan tinggi mengingat proses ini menggunakan cetakan barang mahal yang diketahui mahal.”

Lebih banyak chiplets
Untuk paket lanjutan, vendor menggunakan skema interkoneksi yang ada.Dalam paket, cetakan ditumpuk dan dihubungkan menggunakan microbumps tembaga dan pilar.Benjolan / pilar menyediakan sambungan listrik yang kecil dan cepat antara perangkat yang berbeda.

Microbumps / pilar paling canggih adalah struktur kecil dengan pitch 40μm hingga 36μm.Gundukan / pilar dikembangkan dengan menggunakan berbagai peralatan.Kemudian, cetakan ditumpuk dan diikat menggunakan bonder wafer.

Untuk ini, industri menggunakan ikatan kompresi termal (TCB).Bonder TCB mengambil dadu dan menyelaraskan gundukan dadu dengan dadu lain.

TCB adalah proses yang lambat.Plus, tonjolan / pilar mendekati batas fisiknya, sekitar 20μm pitch.

Di situlah teknologi baru yang disebut hybrid bonding cocok. Masih dalam R&D untuk pengemasan, tumpukan bonding dan bond mati menggunakan interkoneksi tembaga-ke-tembaga.Ini menyediakan lebih banyak bandwidth dengan daya yang lebih rendah daripada metode stacking dan bonding yang ada.

Pabrik pengecoran sedang mengembangkan ikatan hibrida untuk pengemasan tingkat lanjut.TSMC, misalnya, sedang mengerjakan teknologi yang disebut System on Integrated Chip (SoIC).Menggunakan ikatan hybrid, SoIC TSMC memungkinkan arsitektur chiplet seperti 3D pada pitch di bawah 10μm.

Baru-baru ini, TSMC mengungkapkan roadmap SoIC-nya.Pada akhir tahun, SoIC akan diluncurkan dengan pitch bond 9μm, diikuti oleh 6μm pada pertengahan 2021 dan 4,5μm pada awal 2023.

Memindahkan ikatan hybrid dari lab ke pabrik bukanlah proses yang sederhana.“Tantangan proses utama dari ikatan tembaga hibrida termasuk kontrol kerusakan permukaan untuk mencegah lubang, kontrol profil permukaan tingkat nanometer untuk mendukung kontak bantalan ikatan hibrida yang kuat, dan mengendalikan penyelarasan bantalan tembaga pada cetakan atas dan bawah,” kata Stephen Hiebert, direktur senior pemasaran di KLA.

Sementara itu, yang lain juga sedang mengembangkan chiplet.Dalam industri komunikasi, misalnya, OEM menggabungkan SoC sakelar Ethernet besar dalam sistem.SoC terdiri dari mati sakelar Ethernet dan SerDes pada chip yang sama.

“Saat kita melangkah ke kecepatan yang lebih tinggi, dan litografi menuju geometri yang lebih halus, struktur analog dan digital tidak berskala sama,” kata Nathan Tracy, seorang ahli teknologi dan manajer standar industri di TE Connectivity.Tracy juga presiden OIF.

“Jika Anda memiliki sakelar mati, itu memiliki porsi digital.Kemudian, Anda memiliki SerDes, serializer / deserializer yang menyediakan I / O untuk chip tersebut.Itu adalah struktur analog.Itu tidak berkembang dengan baik, ”kata Tracy.

Saat sistem bergerak menuju kecepatan data yang lebih cepat, SerDes menempati terlalu banyak ruang.Jadi dalam beberapa kasus, fungsi SerDes dipisahkan dari cetakan yang lebih besar dan dipecah menjadi cetakan atau chiplet yang lebih kecil.

Kemudian, semua cetakan diintegrasikan dalam MCM.Chip sakelar besar berada di tengah, yang dikelilingi oleh empat chiplet I / O yang lebih kecil.

Di situlah standar cocok di sini.OIF sedang mengembangkan teknologi yang disebut CEI-112G-XSR.XSR menghubungkan chiplet dan mesin optik di MCM.

Kesimpulan
Jelas, pengemasan tingkat lanjut adalah pasar yang hingar-bingar dengan semakin banyak pilihan baru.

Itu penting bagi pelanggan.Kematian monolitik dengan penskalaan chip tidak akan hilang.Tapi itu menjadi lebih sulit dan lebih mahal di setiap belokan. (Dari Mark LaPedus)