Mengirim pesan

Berita

April 28, 2021

Bagaimana DRAM menyusut?

Pada SPIE Advanced Lithography Conference yang diadakan pada bulan Februari 2021, Regina Pendulum of Applied Materials menyampaikan pidato bertajuk "Module-Level Material Engineering for Continued DRAM Scaling".Dalam pidatonya, Regina menegaskan bahwa penyusutan DRAM semakin melambat, dan diperlukan solusi baru untuk terus meningkatkan densitas, seperti yang ditunjukkan pada Gambar 1.

Gambar 1. Node DRAM dan tren kepadatan bit.

Menurut pengantar mereka, miniaturisasi DRAM telah mengantarkan banyak tantangan:

Pola-cara membuat pola yang semakin padat.

Kapasitor-Berkembang dari silinder ke struktur kolom, membutuhkan rasio aspek tinggi untuk berpola.

Resistor / Kapasitansi-Garis bit dan garis kata perlu meningkatkan resistansi / kapasitansi untuk meningkatkan kecepatan akses.

Transistor Periferal (Peri) - evolusi dari gerbang polisilicon yang mengandung silikon oksida menjadi gerbang logam berkekuatan tinggi (HKMG).

Gambar 2. Tantangan perluasan DRAM.

Artikel ini akan fokus pada pola dan kapasitor.

Capacitor patterning baru-baru ini diselesaikan dengan cross self-aligned double patterning (XSADP), tetapi sekarang sedang dikembangkan menjadi pola ganda cross self-aligned (XSADP) yang lebih kompleks tetapi sekarang berkembang menjadi lebih kompleks: XSAQP).Seperti yang diungkapkan oleh Samsung, opsi lain adalah pola bantuan spacer, yang dapat meningkatkan kerapatan lubang pada topeng dengan faktor 3, tetapi membutuhkan etsa untuk membuat ukuran lubang sama.Baru-baru ini, EUV mulai diterapkan pada produksi DRAM.

Penulis menunjukkan bahwa Samsung menggunakan EUV untuk provinsi tingkat pertama DRAM 1z, dan sekarang diharapkan untuk menggunakan EUV untuk DRAM 1α multi-lapisan.SK Hynix juga diharapkan untuk meluncurkan DRAM 1α menggunakan mesin litografi EUV tahun ini.

Namun, penerapan EUV untuk DRAM menghadapi tantangan berikut:

Local Critical Dimension Uniformity (LCDU), perubahan ini akan mengubah performa kelistrikan dan rasio aspek etsa.

Ukuran lubang-EUV sensitif terhadap ukuran lubang dan memiliki jendela pemrosesan yang sempit.

Resist tipis resist-EUV sangat tipis dan perlu dikeraskan.

Penggunaan endapan tipis dapat mengeraskan resistensi, dan penggunaan endapan tebal dapat mengurangi dimensi kritis (CD).Deposisi selektif spasial di atas pola dapat meningkatkan Kekasaran Tepi Garis (LER) / Kekasaran Lebar Garis (LWR), yang merupakan kerugian signifikan dalam pembentukan pola EUV.Lihat Gambar 3.

Gambar 3. Perbaikan menggunakan photoresist yang disimpan.

Untuk penskalaan area aktif, EUV memiliki masalah kerusakan pada CD besar.Sebagai gantinya, Anda dapat mengetsa lubang kecil dan kemudian menggunakan pengetsaan lateral yang tepat untuk membuka fitur dalam satu arah, sehingga mengurangi jarak ujung ke ujung.Teknologi ini menghilangkan trade-off antara CD dan yield, dan memungkinkan oval memiliki area contact pad yang lebih besar, seperti yang ditunjukkan pada Gambar 4.

Gambar 4. Pengetsaan lateral presisi untuk pola aktif.

Salah satu masalah utama EUV adalah jendela proses yang sempit, yang dapat menerima cacat acak yang dapat diterima.Pengetsaan terarah memberikan kenop tambahan untuk desain proses.Jika bagian tengah jendela proses dibuka dan dijembatani, Anda dapat pindah ke sisi jendela dengan jembatan, dan kemudian menggunakan etsa arah untuk menghapus jembatan, lihat Gambar 5.

Gambar 5. Pengetsaan terarah untuk menghilangkan cacat acak.

Batas pitch kapasitor saat ini lebih besar dari 40nm, yang juga merupakan batas EUV untuk pola kapasitor saat ini.Di masa mendatang, nada yang lebih kecil akan dibutuhkan, dan variabilitas proses perlu ditingkatkan lebih dari 30% untuk mencapai penskalaan, lihat Gambar 6.

 

Gambar 6. Penskalaan kapasitor dibatasi oleh perubahan.

Mengurangi ketebalan masker keras dan meningkatkan keseragaman etsa semuanya diperlukan untuk mencapai tujuan ini.

Saat ini, silikon amorf (a-Si) digunakan sebagai masker keras.Di masa mendatang, silikon yang didoping dapat memberikan selektivitas yang lebih baik, sehingga dapat terwujud hard mask yang lebih tipis, tetapi akan menghasilkan produk sampingan yang sulit dihilangkan.Lihat Gambar 7.

Gambar 7. Masker keras yang ditingkatkan untuk penskalaan kapasitor.

Masalah dengan silikon yang diolah untuk masker keras adalah bahwa ia memerlukan pengetsaan khusus, dan proses generasi berikutnya menggunakan pengetsaan suhu tinggi.Fotoresis digunakan untuk membuat pola topeng oksida keras;kemudian masker keras polysilicon yang didoping berpola menggunakan masker oksida keras dalam etsa suhu tinggi, dan akhirnya masker keras polisilikon yang didoping digunakan Etch kapasitor.Peralihan etsa berdenyut bertahap antara etsa dan langkah deposisi memungkinkan penggunaan kimiawi radikal etsa kapasitor berkecepatan tinggi, lihat Gambar 8.

Gambar 8. Peningkatan kinerja dan produktivitas.

Diharapkan inovasi proses yang disebutkan di atas dapat mencapai penskalaan berkelanjutan dari arsitektur DRAM saat ini.

Namun dari pidato tersebut kami melihat bahwa dalam 3 hingga 5 tahun, kami akan membutuhkan arsitektur DRAM yang baru.Opsi menarik yang terlibat adalah 3D, yang mengubah kapasitor dari struktur vertikal menjadi struktur horizontal bertumpuk.

Rincian kontak