Berita

Perkembangan sensor gambar CMOS dan prospek penggunaan teknologi pencitraan canggih menjanjikan peningkatan kualitas hidup.Dengan kemunculan yang cepat dari teknologi paralel analog-to-digital converter (ADC) dan backside illuminated (BI), sensor gambar CMOS saat ini mendominasi pasar kamera digital, sementara sensor gambar CMOS yang ditumpuk terus memberikan peningkatan fungsionalitas dan pengalaman pengguna.Makalah ini mengulas pencapaian terbaru sensor gambar bertumpuk dalam evolusi arsitektur sensor gambar untuk mempercepat peningkatan kinerja, memperluas kemampuan penginderaan, dan menggabungkan komputasi tepi dengan berbagai teknologi perangkat bertumpuk.
Sensor gambar saat ini digunakan dalam berbagai aplikasi.Sejak penemuan perangkat charge-coupled (CCD) pada tahun 1969, sensor gambar solid-state telah menyebar ke berbagai pasar konsumen, seperti kamera video kompak dan kamera digital.Sensor gambar CMOS, yang telah menjadi sensor gambar solid-state mainstream sejak tahun 2005, dibangun di atas teknologi yang dikembangkan untuk CCD.Selain smartphone, yang saat ini merupakan pasar sensor gambar terbesar, permintaan akan sensor gambar berkembang pesat termasuk kamera jaringan untuk keamanan, visi mesin untuk otomatisasi pabrik, dan kamera otomotif untuk sistem mengemudi yang dibantu dan mengemudi secara otonom.
Titik balik utama dalam teknologi sensor gambar CMOS adalah keberhasilan pengembangan sensor gambar backside-illuminated (BI), yang memungkinkan pengembangan struktur sensor gambar yang ditumpuk, seperti yang ditunjukkan pada Gambar 1. Dalam struktur front-illuminated (FI) asli , sulit untuk mengurangi ukuran piksel sensor karena cahaya yang datang harus dikumpulkan oleh fotodioda melalui celah yang dikelilingi oleh garis logam.Struktur iluminasi bagian belakang (BI) telah sangat meningkatkan sensitivitas dan memungkinkan fleksibilitas dalam perutean logam, dan telah menjadi produk populer untuk sensor gambar karena ikatan wafer dan teknik penipisan wafer yang sangat seragam.Sensor gambar secara bertahap berkembang menuju struktur bertumpuk, di mana sirkuit logika terintegrasi langsung pada wafer dasar.Proses susun memungkinkan untuk tingkat integrasi yang lebih tinggi dari konverter analog-ke-digital (ADCs) yang sangat paralel dan elemen pemrosesan sinyal dalam proses CMOS yang lebih maju, terlepas dari proses sensor yang disesuaikan untuk fotodioda piksel.Struktur perangkat yang ditumpuk terus secara dramatis mengubah arsitektur sensor gambar.

Gambar 1. Struktur sensor gambar CMOS.(a) struktur FI, (b) struktur BI, dan (c) struktur bertumpuk dengan vias.
Makalah ini mengulas tren arsitektur sensor gambar dengan perangkat bertumpuk untuk mempercepat peningkatan kinerja secara signifikan, memperluas kemampuan penginderaan, dan mengintegrasikan kemampuan komputasi tepi yang terhubung ke lapisan sensor.Bagian kedua menyajikan arsitektur sensor yang berbeda untuk konfigurasi perangkat bertumpuk yang memungkinkan resolusi piksel tinggi dan pencitraan kecepatan bingkai tinggi melalui ADC paralel kolom yang sangat paralel.Bagian 3 menyajikan beberapa sirkuit piksel tingkat lanjut yang diimplementasikan menggunakan sambungan Cu–Cu pitch-piksel yang sangat penting untuk kinerja piksel yang lebih baik pada resolusi piksel praktis.Koneksi Cu-Cu pixel-pitch juga memungkinkan arsitektur sensor bergerak menuju digitalisasi pixel-paralel.Bagian IV menyajikan beberapa kemajuan dalam arsitektur sensor yang memperluas kemampuan penginderaan, seperti kedalaman spasial, penginderaan kontras temporal, dan pencitraan cahaya tak terlihat.Bagian V memperkenalkan sensor penglihatan yang mengintegrasikan akselerator kecerdasan buatan (AI) di edge.Terakhir, Bagian VI memberikan beberapa kesimpulan.
II.Merekam dengan film lebih dari megapiksel
Perekaman film memerlukan kecepatan bingkai minimal 30 atau 60 bingkai per detik (fps), meskipun jumlah piksel meningkat dari format definisi tinggi (HD) 2 megapiksel ke format 4K 8 megapiksel.Selain itu, operasi kecepatan bingkai yang lebih tinggi, seperti 120, 240, atau 1000 bingkai per detik (fps), dapat memberikan pemutaran gerakan lambat.Sejak arsitektur ADC kolom-paralel diusulkan pada tahun 1997, kecepatan bingkai telah ditingkatkan dengan meningkatkan jumlah ADC paralel dan mempercepat operasi ADC itu sendiri.Struktur bertumpuk membantu memaksimalkan kecepatan bingkai karena teknologi proses terbaik dapat diterapkan pada piksel sensor dan periferal.Fabrikasi sensor membutuhkan beberapa proses implantasi ion untuk membentuk fotodioda dan transistor dengan kebocoran sambungan rendah.Namun, proses logika membutuhkan transistor dengan resistansi rendah dan kecepatan tinggi.Untuk piksel, tiga atau empat lapisan kabel biasanya cukup, tetapi sekitar sepuluh lapisan kabel diperlukan untuk rangkaian logika.Teknik susun yang digunakan dapat mengurangi kendala yang saling bertentangan dari sensor gambar non-tumpukan pada chip yang sama, termasuk piksel sensor dan sirkuit logika.
A. Arsitektur ADC Peringkat Ganda
Saat ini, sebagian besar sensor gambar CMOS menyertakan array piksel, ribuan ADC, dan sirkuit logika yang diatur dalam struktur kolom-paralel.Seperti ditunjukkan pada Gambar 2(a), through-silicon vias (TSVs) yang terletak di luar susunan piksel menghubungkan kolom piksel ke ADC dengan cara yang sangat paralel.Pada sensor gambar CMOS tumpuk pertama yang diperkenalkan pada tahun 2013, bagian analog dan digital kolom ADC dibagi menjadi chip atas dan bawah, seperti yang ditunjukkan pada Gambar 2(b).Pada tahun 2015, arsitektur ADC dua kolom diusulkan dan mencapai kecepatan bingkai 120 fps pada 16 juta piksel, di mana ADC kolom dipindahkan sepenuhnya ke chip bawah, seperti yang ditunjukkan pada Gambar 2(c).Chip sensor dibuat menggunakan proses kustom sensor 90nm untuk fotodioda, hanya menggunakan logika NMOS.Chip logika dibuat menggunakan proses CMOS 65-nanometer standar.Karena kolom ADC dapat diimplementasikan secara independen dari chip sensor, ADC dapat sangat terintegrasi.Selain meningkatkan frame rate, ADC paralel redundan digunakan untuk mengurangi noise dengan merata-ratakan beberapa konversi analog-ke-digital (AD), seperti yang ditunjukkan pada Gambar 3. Output dari satu piksel didistribusikan ke dua ADC secara bersamaan, dan keduanya output digital dijumlahkan untuk mereproduksi bingkai gambar.Fase waktu dari dua ADC sedikit berbeda untuk mencapai pengurangan kebisingan dengan mengurangi korelasi antara sinyal bising mereka.

Gambar 2. Implementasi sensor gambar CMOS bertumpuk.(a) koneksi TSV antara fotodioda dan rangkaian logika.(b) Sensor gambar CMOS tumpuk pertama.(c) Arsitektur ADC peringkat ganda.

Gambar 3. Diagram blok yang disederhanakan (kiri) dan karakteristik noise yang ditingkatkan (kanan) dari arsitektur ADC peringkat ganda.
B. Sensor gambar CMOS tumpuk tiga lapis dengan memori akses acak dinamis (DRAM)
Saat jumlah piksel dan ADC paralel meningkat, sensor gambar mengeluarkan data dalam jumlah besar.Pada tahun 2017, sensor gambar CMOS tumpuk tiga lapis diusulkan untuk merekam video gerak lambat pada 960 fps, seperti yang ditunjukkan pada Gambar 4;tiga lapisan dihubungkan oleh melalui-silikon vias (TSVs), dan data yang diperoleh dari ADC paralel disangga di lapisan kedua DRAM untuk mencapai penangkapan gerak lambat.Untuk perekaman gerak lambat super, sensor dapat berjalan pada 960 fps pada resolusi full HD sementara data digital dari ADC disangga sementara dalam DRAM melalui bus 102 Gbit/dtk.Saat sensor mendeteksi pemicu pengguna atau gerakan cepat dalam adegan selama pembuatan film 30 fps, kecepatan pembacaan menjadi 960 fps.Hingga 63 frame resolusi full HD dapat disimpan dalam DRAM pada satu waktu dan output data buffer selama pengambilan film berikutnya.

Gambar 4. Sensor gambar CMOS tumpuk tiga lapis dengan DRAM
C. Untuk Teknologi Chip-on-Wafer Format Optik Besar
Sensor gambar CMOS tumpuk yang diperkenalkan hingga saat ini dibuat dalam proses ikatan wafer-on-wafer (WoW).Namun, karena dimensi sensor dan chip logika harus sama, proses ini tidak selalu merupakan pilihan terbaik, terutama untuk format optik besar.Metode susun lain melibatkan ikatan KK, seperti yang ditunjukkan pada Gambar 5.Efisiensi area paling baik dalam ikatan WoW ketika chip logika dengan ukuran yang sama dengan format optik terisi penuh dengan ADC paralel dan blok bangunan digital.Namun, jika rangkaian logika lebih kecil dari format optik, konfigurasi CoW memiliki efisiensi area terbaik, sedangkan konfigurasi WoW memiliki masalah biaya.

Gambar 5. Efisiensi area proses ikatan WoW dan CoW untuk sensor gambar format optik besar.
Sensor gambar CMOS bertumpuk menggunakan proses ikatan CoW [12] dilaporkan pada tahun 2016, mewujudkan sensor gambar rana global untuk kamera siaran dengan format optik super-35 mm.Di sini, dua chip logika irisan dirancang dalam proses CMOS 65 nm dengan ADC paralel dan microbump dan ditumpuk pada chip sensor besar yang dirancang khusus untuk piksel rana global, seperti yang ditunjukkan pada Gambar 6. Sebuah chip logika cut-out dengan tinggi rasio aspek terhubung ke sensor melalui microbumps dengan nada 40 m.Oleh karena itu, jumlah total koneksi adalah sekitar 38.000. Sensor ini juga memungkinkan pemutaran gerak lambat super pada 480 fps melalui 8 megapiksel.

Gambar 6. Sensor gambar Stacked CMOS menggunakan proses CoW bonding.
Gambar 7 menunjukkan tren kinerja untuk sensor gambar format optik besar, dengan 50 megapiksel dan 250 fps untuk sensor gambar format penuh 35 mm pada tahun 2021. Untuk meningkatkan jumlah ADC paralel dan secara bertahap meningkatkan memori akses acak statis (SRAM) frame buffer, proses WoW digunakan untuk mencapai kinerja tinggi.Di sisi lain, proses Kontrak Karya digunakan untuk menyeimbangkan efisiensi biaya dengan kinerja sensor format optik besar.Juga diperkenalkan pada tahun 2021 adalah sensor gambar 3,6 inci dengan 127 juta piksel dan empat chip logika yang ditumpuk menggunakan proses CoW.Tantangan proses KK selanjutnya adalah meningkatkan throughput penempatan chip pada wafer untuk meningkatkan produktivitas.

Gambar 7. Tren kinerja untuk sensor gambar format optik besar.
AKU AKU AKU.Arsitektur Paralel Piksel
Pada bagian sebelumnya, arsitektur sensor menggunakan perangkat bertumpuk terutama digunakan untuk meningkatkan kecepatan bingkai arsitektur berbasis ADC kolom-paralel.Bagian ini menyajikan beberapa kemajuan berdasarkan arsitektur piksel-paralel menggunakan koneksi Cu–Cu nada halus.Di sini, koneksi antara sensor dan lapisan logika telah diubah dari TSV menjadi koneksi Cu-Cu ikatan-hibrida, seperti yang ditunjukkan pada Gambar 8(a).Dalam konfigurasi TSV, garis sinyal dirutekan ke lapisan logika di pinggiran array piksel.Sebaliknya, koneksi Cu-Cu dapat diintegrasikan langsung di bawah piksel, dan koneksi ini memungkinkan untuk meningkatkan jumlah koneksi.Tren terbaru mengenai jarak sambungan Cu-Cu ditunjukkan pada Gambar 8(b).Proses ikatan hibrida dari sensor gambar membutuhkan jutaan koneksi Cu-Cu tanpa cacat koneksi, sementara jarak kontak secara bertahap berkurang dengan koneksi yang stabil dari sejumlah besar kontak;Selain itu, 1-µm Cu-Cu baru-baru ini telah dilaporkan Jarak ikatan hibrida.Sambungan nada halus ini akan memungkinkan arsitektur rangkaian piksel-paralel dibuat pada dimensi piksel praktis.

Gambar 8. Tren jarak persimpangan Cu-Cu (a) struktur perangkat yang disederhanakan dan (b) penampang melintang.
A. Ekspansi sirkuit piksel bertumpuk
Banyak teknik dan implementasi telah diusulkan dalam literatur untuk meningkatkan kinerja piksel melalui perluasan sirkuit piksel, seperti kapasitas sumur penuh (FWC), dan untuk mengimplementasikan fungsi tambahan, seperti rana global.Gambar 9(a) dan (b) masing-masing menunjukkan konfigurasi piksel untuk perolehan konversi tunggal dan penguatan konversi ganda.CFD kapasitif yang lebih kecil mengalami perubahan tegangan tinggi dari optoelektronik untuk pembacaan noise rendah, tetapi CFD mudah jenuh oleh sejumlah besar elektron sinyal.Namun, piksel dengan peningkatan konversi ganda diaktifkan oleh operasi berurutan antara dua peningkatan konversi, memungkinkan pembacaan noise rendah pada CFD dan pembacaan rentang dinamis tinggi (HDR) pada CDCG;selain itu, area overhead transistor dan kapasitor tambahan Resolusi piksel tinggi dicapai dengan membatasi jumlah ukuran piksel yang dapat dikurangi.Pada tahun 2018, ekstensi sirkuit piksel bertumpuk dengan perolehan konversi ganda diusulkan;sirkuit tambahan diimplementasikan pada chip bawah melalui koneksi Cu-Cu pixel-paralel, seperti yang ditunjukkan pada Gambar. 9(c).Dengan beralih antara perolehan konversi 20 dan 200 V/e-, piksel 1,5 m berhasil ditampilkan dengan rentang dinamis 83,8 dB dan noise rendah 0,8 e-rms.Seperti yang ditunjukkan pada Gambar 10, konfigurasi sirkuit tumpuk tingkat piksel telah diterapkan ke fungsi rana global domain tegangan dan piksel dengan penguatan konversi ganda.2019 menunjukkan piksel rana global 2,2 m dengan efisiensi rana lebih dari 100 dB.Piksel canggih dengan penguatan konversi ganda dan rana global domain tegangan mencapai ukuran piksel masing-masing 0,8 m dan 2,3 m, tanpa penskalaan sirkuit susun tingkat piksel;namun, konfigurasi piksel bertumpuk masih diharapkan dapat meningkatkan kinerja piksel untuk piksel yang lebih kecil.

Gambar 9. Konfigurasi rangkaian piksel (a) dengan penguatan konversi tunggal, (b) dengan penguatan konversi ganda, dan (c) dengan penguatan konversi ganda dan piksel bertumpuk dengan koneksi Cu-Cu paralel.

Gambar 10. Konfigurasi sirkuit piksel dari rana global domain tegangan bertumpuk melalui koneksi Cu-Cu paralel-piksel.
B. ADC Paralel Piksel
Sejak konsep digitalisasi piksel-paralel diusulkan pada tahun 2001, sensor gambar bertumpuk yang terhubung dengan Cu-Cu paralel-piksel dengan proses ikatan hibrida juga telah diusulkan.Overhead area dalam piksel di sirkuit kompleks pasti membatasi resolusi piksel, tetapi pada tahun 2017 diusulkan sensor gambar bertumpuk 4,1 megapiksel dengan arsitektur ADC paralel-array, diikuti pada tahun 2018 oleh sensor gambar bertumpuk ADC paralel 1,46 megapiksel.Arsitektur ADC piksel-paralel telah mencapai resolusi Mpixel karena koneksi Cu-Cu pitch halus dari proses ikatan hibrida.Seperti yang ditunjukkan pada Gambar 11, ADC kemiringan tunggal digunakan dalam arsitektur paralel-piksel dan paralel-kolom tradisional, tetapi tanpa rangkaian pengikut sumber.Amplifier transistor dalam piksel terintegrasi langsung ke dalam komparator, menghubungkan setiap piksel ke chip bawah melalui dua koneksi Cu-Cu.Karena keterbatasan area penghitung, kode Gray ditetapkan ke kait dalam piksel, dan saluran pembacaan digital telah diimplementasikan menggunakan ADC di bawah susunan piksel.

Gambar 11. Konfigurasi rangkaian piksel-paralel ADC.
Gambar 12(a) menunjukkan chip prototipe dengan arsitektur ADC paralel-piksel;meskipun setiap ADC diimplementasikan dengan pitch piksel hanya 6,9 m, di mana arus diam komparator dibatasi hingga 7,74 nA, lantai kebisingan karena kontrol bandwidth efektif ditekan hingga 8,77 erm.Semua ADC paralel-piksel beroperasi secara bersamaan sebagai rana global;oleh karena itu, seperti yang ditunjukkan pada Gambar 12(c), tidak ada distorsi bidang fokus rana bergulir seperti yang ditunjukkan pada Gambar 12(b) yang diamati pada gambar yang diambil menggunakan prototipe.Arsitektur Pixel-paralel ADC terus dikembangkan.Karya terbaru pada tahun 2020 menunjukkan pitch piksel 4,6 m, rentang dinamis 127-dB, dan noise 4,2e−rms, serta karya 4,95 m dan noise 2,6e−rms.

Gambar 12. Implementasi on-chip dari ADC paralel-piksel.(a) Mikrograf chip.(b) Gambar yang diambil menggunakan operasi rana bergulir dan (c) menggunakan operasi rana global.
C. Penghitung Foton Paralel Piksel
Pencitraan penghitungan foton, juga dikenal sebagai pencitraan kuantum, adalah teknik yang menjanjikan untuk memungkinkan pengambilan gambar dengan pembacaan bebas noise dan pencitraan rentang dinamis tinggi (HDR).Sensor gambar penghitung foton menggunakan single-photon avalanche diodes (SPADs) merupakan salah satu tantangan digitalisasi piksel-paralel melalui teknik susun.Arus longsoran dipicu oleh satu fotoelektron, dan tanpa adanya noise dari sirkuit front-end analog, peristiwa tersebut dapat dilihat secara digital sebagai hitungan foton.Ini membutuhkan implementasi sirkuit kompleks untuk setiap SPAD;sedangkan struktur perangkat bertumpuk dengan koneksi piksel memiliki potensi pencitraan penghitungan foton yang sangat terintegrasi.
Sensor gambar penghitung foton SPAD dengan rentang dinamis 124 dB dan menggunakan arsitektur ekstrapolasi subframe dilaporkan pada tahun 2021. Larik piksel dioda avalanche diode (SPAD) foton tunggal dengan pencahayaan belakang (BI) ditumpuk di chip bawah, dan sirkuit pembacaan terhubung melalui Cu-Cu pixel-paralel, seperti yang ditunjukkan pada Gambar 13(a).Gambar 13(b) adalah diagram skematik dari unit piksel.Setiap piksel memiliki pencacah riak digital 9-b (CN) yang menghitung jumlah foton yang datang.Overflow carry (OF) dari counter dikembalikan ke sirkuit quench untuk mengontrol aktivasi SPAD dan mengunci timing code (TC).Sebuah kode waktu 14-b (TC) kemudian ditetapkan ke semua piksel dan menimpa penghitung ketika bendera OF berubah, seperti yang ditunjukkan pada diagram waktu pada Gambar 14. Bacakan jumlah foton 9-b atau TC 14-b yang terkunci dan dapatkan semua jumlah foton secara akurat dalam kondisi cahaya rendah tanpa counter overflow.Namun, ketika penghitung meluap dalam kondisi cahaya terang, piksel yang meluap mencatat waktu dan memperkirakan jumlah sebenarnya foton yang terjadi di seluruh eksposur.

Gambar 13. Sensor gambar penghitungan foton.(a) Konfigurasi chip.(b) Diagram sirkuit piksel yang disederhanakan.

Gambar 14. Diagram waktu untuk penghitungan foton dan ekstrapolasi subframe.
Seperti ditunjukkan pada Gambar 15(a), rentang dinamis 124 dB telah ditunjukkan tanpa penurunan rasio signal-to-noise (SNR).SNR setelah counter overflow di bawah kondisi cahaya terang tetap pada 40 dB selama rentang dinamis yang diperluas, karena operasi penghitungan foton yang sebenarnya dapat menghitung hingga 10.240 foton, atau 9 bit × 20 subframe.Gambar 15(b) menunjukkan gambar HDR yang diambil pada 250 fps;karena rana global dan pengoperasian HDR 20-subframe, tidak ada artefak gerakan yang diamati bahkan dengan kipas berputar 225 rpm.Ekstrapolasi 20-subframe secara efektif menekan artefak gerak, seperti yang ditunjukkan pada Gambar 15(c).SPAD membutuhkan tegangan bias tinggi sekitar 20 V dan pemicuan paralel-piksel dari detektor pada tegangan suplai rendah.Piksel SPAD dengan pitch kecil seringkali sulit dicapai karena isolasi perangkat antara tegangan suplai yang berbeda.Namun, struktur perangkat yang ditumpuk secara efektif memisahkan lapisan logika SPAD dan CMOS, sehingga mempercepat pengembangan konfigurasi piksel kecil dengan SPAD dan fungsionalitas yang diperluas.

Gambar 15. Hasil pengukuran pencacahan foton.(a) Rentang dinamis dan rasio signal-to-noise.(b) Gambar HDR yang diambil.(c) Gambar yang diambil dengan penekanan artifak gerak.
IV.Perluasan Kemampuan Penginderaan
Selain jangkauan dinamis dan kemampuan rana global yang diperkenalkan sebelumnya, teknologi perangkat bertumpuk tidak hanya meningkatkan kualitas gambar arsitektur sensor, tetapi juga meningkatkan kemampuan penginderaan seperti kedalaman spasial, penginderaan kontras temporal, dan pencitraan cahaya tak terlihat.
A. Kedalaman spasial
Seperti yang dijelaskan dalam Bagian III-C, struktur perangkat bertumpuk dengan ikatan hibrida Cu-Cu adalah pendekatan yang menjanjikan untuk teknologi SPAD praktis dalam berbagai aplikasi dan mengurangi pitch piksel SPAD menjadi kurang dari 10 m.Untuk meningkatkan efisiensi deteksi foton (PDE) dan mengurangi crosstalk optik dengan pitch piksel kecil, susunan piksel BI SPAD termasuk isolasi parit penuh (FTI) dan ikatan Cu-Cu dilaporkan pada tahun 2020. Seperti yang ditunjukkan pada Gambar 16, dalam SPAD bertumpuk BI struktur, array piksel SPAD benar-benar terbuka untuk cahaya insiden, dan semua transistor piksel diimplementasikan pada chip bawah.FTI yang terkubur logam membantu menekan crosstalk dengan piksel yang berdekatan.Piksel SPAD pitch 10 m menampilkan lapisan silikon setebal 7 m untuk meningkatkan sensitivitas pengukuran spektroskopi inframerah-dekat (NIR) dan mencapai PDE tinggi masing-masing lebih dari 31,4% dan 14,2% pada 850 nm dan 940 nm.

Gambar 16. Struktur perangkat SPAD.(a) FI SPAD.(b) SPAD tumpuk BI.
Pada tahun 2021, sensor direct time-of-flight (ToF) 189 × 600 SPAD menggunakan BI-stacked SPAD dilaporkan untuk sistem LiDAR otomotif.Semua sirkuit ujung depan piksel diimplementasikan dalam chip yang mendasarinya di bawah susunan SPAD, seperti yang ditunjukkan pada Gambar 17. Dalam sistem LiDAR, ketika pulsa laser yang dipantulkan diterima, SPAD menghasilkan pulsa pemicu dengan waktu mati 6 ns dan mengirimkannya ke konverter waktu-ke-digital (TDC).Chip atas dan bawah menggunakan proses SPAD 90-nm dan CMOS 40-nm dengan 10 lapisan tembaga, masing-masing.Karena strukturnya yang bertumpuk, sensor menyertakan sirkuit deteksi kebetulan, TDC, dan prosesor sinyal digital (DSP) sebagai blok bangunan untuk penginderaan kedalaman.Sensor ToF langsung menunjukkan akurasi jarak 30 cm pada rentang yang diperluas hingga 200 m, memungkinkannya mendeteksi objek dengan reflektifitas 95% di bawah sinar matahari pada 117k lux.

Gambar 17. BI stacked SPAD dengan sensor kedalaman ToF langsung.
Struktur SPAD bertumpuk BI merupakan terobosan dalam pencitraan berbasis SPAD dan penginderaan kedalaman dengan properti yang ditingkatkan.Struktur tumpukan BI meningkatkan efisiensi kuantum dan memisahkan SPAD dan sirkuit menjadi lapisan silikon yang optimal dibandingkan dengan piksel konvensional yang menempatkan sirkuit di sebelah setiap SPAD.Oleh karena itu, implementasi bertumpuk mengatasi keterbatasan tradisional sensor SPAD dan cocok untuk aplikasi yang lebih luas.
B. Penginderaan Kontras Waktu
Sensor penglihatan berbasis peristiwa (EVS) mendeteksi kontras temporal piksel tunggal di atas ambang batas relatif yang telah ditetapkan sebelumnya untuk melacak evolusi temporal dari perubahan cahaya relatif dan menentukan titik pengambilan sampel untuk pengukuran tingkat piksel tanpa bingkai dengan intensitas absolut.Sejak EVS pertama kali dilaporkan pada tahun 2006, banyak aplikasi yang menggunakan EVS telah diusulkan, seperti penglihatan mesin berkecepatan tinggi dan berdaya rendah karena presisi temporal dari data yang direkam, penekanan inheren dari redundansi temporal yang mengarah pada pengurangan biaya pasca-pemrosesan dan rentang yang luas dalam skenario.operasi DR.Meskipun ukuran piksel dikurangi menjadi pitch 9 m pada tahun 2019 melalui struktur BI, EVS memiliki ukuran piksel besar dan seringkali resolusi kecil karena pemrosesan sinyal analog tingkat piksel yang ekstensif.Oleh karena itu, EVS khususnya mendapat manfaat dari kemajuan dalam struktur perangkat bertumpuk dengan koneksi Cu-Cu skala piksel.
1280 × 720 4,86-µm piksel pitch BI-stacked EVS dilaporkan pada tahun 2020. Gambar 18 menunjukkan diagram blok piksel fungsi deteksi kontras (CD) dan diagram skema antarmuka pembacaan asinkron dalam piksel dan blok logika status.Arus foto diubah menjadi sinyal tegangan, Vlog, dan perubahan kontras diperoleh dengan modulasi delta asinkron (ADM) yang dideteksi menggunakan komparator penyeberangan level.EVS yang ditumpuk BI pada Gambar 19(a) mencapai cap waktu tingkat baris 1-µs, tingkat peristiwa maksimum 1,066 miliar peristiwa per detik (eps), dan saluran pemformatan data 35 nW/piksel dan 137 pJ/peristiwa Untuk aplikasi visi mesin berkecepatan tinggi dan berdaya rendah.Gambar 19(b) menunjukkan operasi sensor untuk beberapa contoh aplikasi.Rekaman adegan lalu lintas sekitar 1 lux menunjukkan sensitivitas kontras cahaya rendah.Akurasi temporal yang tinggi dari piksel latensi rendah dan operasi pembacaan kecepatan tinggi memungkinkan sensor untuk memecahkan kode pola cahaya terstruktur yang dikodekan waktu dalam aplikasi penginderaan kedalaman 3D.Gambar 20 menunjukkan tren pixel pitch di EVS.Karena teknologi perangkat bertumpuk, ukuran piksel EVS sekarang berada di bawah pitch 5 m untuk kasus penggunaan praktis megapiksel.

Gambar 18. Diagram blok piksel EVS

Gambar 19. BI-stacked EVS dan contoh penerapannya.(a) Mikrograf chip.(b) Contoh Aplikasi.

C. Pencitraan cahaya tak terlihat
Teknologi perangkat bertumpuk juga memfasilitasi pencitraan cahaya tak terlihat menggunakan fotodetektor non-silikon dalam integrasi hibrida.Contoh fotodetektor non-silikon dengan integrasi hibrida termasuk fotodetektor InGaAs, fotodetektor Ge-on-Si, dan film fotokonduktif organik.Di bagian ini, hasil terbaru dari sensor InGaAs menggunakan ikatan hibrida Cu-Cu dirangkum.
Permintaan untuk pencitraan dalam rentang inframerah gelombang pendek (SWIR) (yaitu panjang gelombang antara 1000 dan 2000 nm) telah meningkat untuk aplikasi industri, ilmiah, medis dan keamanan.Perangkat InGaAs telah digunakan dalam sensor SWIR karena sifat penyerapannya dalam rentang SWIR tidak dapat dicakup oleh perangkat berbasis silikon.Dalam sensor InGaAs konvensional, setiap piksel array fotodioda (PDA) terhubung ke sirkuit terintegrasi pembacaan (ROIC) melalui hibrida flip-chip menggunakan gundukan.Struktur ini biasanya memperumit pembuatan susunan piksel nada halus karena skalabilitas gundukan yang terbatas.Pada tahun 2019, sensor gambar InGaAs diperkenalkan di mana setiap piksel 5µm dari PDA terhubung ke ROIC menggunakan ikatan Cu-Cu.Heterostruktur InGaAs/InP ditumbuhkan secara epitaxial pada substrat InP kecil yang tersedia secara komersial dengan diameter kurang dari 4. Seperti yang ditunjukkan pada Gambar 21, wafer InGaAs/InP epitaxial dipotong menjadi chip dan dipindahkan ke wafer silikon besar menggunakan die-to-silicon III-V proses.Setelah fabrikasi bantalan Cu, heterowafer III-V/Si menggunakan ikatan Cu-Cu untuk menghubungkan setiap piksel III-V ke ROIC dengan campuran ROIC.Gambar 22 menunjukkan tren pitch kontak untuk gundukan flip-chip dan ikatan Cu-Cu untuk sensor InGaAs.Hibrida flip-chip menggunakan benjolan, metode tradisional untuk membuat sensor InGaAs, tidak cocok untuk memperkecil pitch piksel karena margin proses yang sempit dan pengulangan yang buruk.Namun, hibridisasi Cu-Cu telah digunakan untuk produksi massal sensor gambar CMOS dengan hasil tinggi sejak 2016 dan merupakan teknologi utama untuk penskalaan interkoneksi ke sensor InGaAs.Gambar 22 juga menunjukkan contoh aplikasi yang melibatkan inspeksi dan pemantauan keamanan dalam skenario berkabut.Dengan demikian, sensor gambar InGaAs memungkinkan pencitraan HD SWIR melalui koneksi Cu-Cu tingkat piksel.

Gambar 21. Diagram alir proses untuk fabrikasi sensor gambar InGaAs.

Gambar 22. Tren pitch kontak benjolan flip-chip dan contoh aplikasi untuk ikatan Cu-Cu dan sensor InGaAs.
V. Sensor Penglihatan Cerdas
Permintaan produk kamera dengan kemampuan pemrosesan AI tumbuh di pasar Internet of Things (IoT), ritel, kota pintar, dan aplikasi serupa.Kekuatan pemrosesan AI pada perangkat edge tersebut dapat mengatasi beberapa masalah yang terkait dengan sistem komputasi awan murni, seperti latensi, komunikasi cloud, biaya pemrosesan, dan masalah privasi.Permintaan pasar untuk kamera pintar dengan kemampuan pemrosesan AI mencakup ukuran kecil, biaya rendah, konsumsi daya rendah, dan kemudahan pemasangan.Namun, sensor gambar CMOS konvensional hanya mengeluarkan data mentah dari gambar yang diambil.Oleh karena itu, ketika mengembangkan kamera pintar dengan kemampuan pemrosesan AI, perlu menggunakan IC yang mencakup prosesor sinyal gambar (ISP), pemrosesan jaringan saraf konvolusi (CNN), DRAM, dan kemampuan lainnya.
Sensor gambar CMOS bertumpuk yang terdiri dari 12,3 megapiksel dan DSP yang didedikasikan untuk komputasi CNN dilaporkan pada tahun 2021. Seperti yang ditunjukkan pada Gambar 23, sensor berisi solusi terintegrasi dengan transfer pengambilan gambar penuh ke prosesor inferensi CNN dan dapat diproses pada 120 fps , termasuk pengambilan gambar menggunakan 4,97 TOPS/W DSP dan pemrosesan CNN on-chip.Blok pemrosesan memiliki ISP untuk prapemrosesan masukan CNN, subsistem DSP yang dioptimalkan untuk pemrosesan CNN, dan SRAM L2 8 MB untuk menyimpan bobot CNN dan memori runtime.Gambar 24 menunjukkan beberapa contoh hasil inferensi CNN menggunakan MobileNet v1.Subsistem DSP menunjukkan hasil inferensi yang serupa dengan TensorFlow.Sensor smart vision mampu menjalankan proses inferensi CNN lengkap pada sensor, dan dapat menampilkan gambar yang diambil sebagai data mentah dan hasil inferensi CNN dalam bingkai yang sama melalui antarmuka MIPI.Sensor juga mendukung keluaran hasil inferensi CNN hanya dari antarmuka SPI untuk mengaktifkan kamera kecil dan mengurangi konsumsi daya dan biaya sistem.Prosesor inferensi CNN pada sensor memungkinkan pengguna untuk memprogram model AI favorit mereka ke dalam memori tertanam dan memprogram ulang sesuai dengan persyaratan atau kondisi di mana sistem digunakan.Misalnya, ketika dipasang di pintu masuk suatu fasilitas, dapat digunakan untuk menghitung jumlah pengunjung yang memasuki fasilitas;ketika dipasang di rak toko, dapat digunakan untuk mendeteksi situasi kehabisan stok;ketika dipasang di langit-langit, dapat digunakan untuk pemetaan panas pengunjung toko.Sensor penglihatan pintar diharapkan menyediakan sistem AI edge berbiaya rendah untuk berbagai aplikasi menggunakan model AI yang fleksibel.

Makalah ini mengulas pencapaian terbaru dalam arsitektur sensor gambar dengan struktur perangkat bertumpuk.Struktur perangkat yang ditumpuk sangat meningkatkan kinerja sensor gambar, terutama pada kecepatan bingkai tinggi dan resolusi piksel tinggi, melalui ADC paralel yang diimplementasikan menggunakan piksel sensor dan teknologi proses yang dioptimalkan sirkuit CMOS.Dalam pekerjaan baru-baru ini, beberapa proposal telah dibuat, dengan beberapa hasil, menggunakan sirkuit susun piksel-paralel dan/atau unit pemrosesan yang lebih cerdas.Tantangan baru ini membutuhkan skalabilitas yang lebih tinggi, lebih banyak optimalisasi teknologi proses untuk setiap fungsi, dan efisiensi area yang lebih tinggi.Fotodetektor, sirkuit ujung depan piksel, sinyal campuran analog dan prosesor digital, dan memori dapat diintegrasikan lebih efisien, seperti yang ditunjukkan pada Gambar 25, dan arsitektur sensor gambar masa depan akan mendapatkan pengembangan lebih lanjut untuk memperluas kemampuan melalui teknik penumpukan perangkat.